test/CodeGen/Mips/msa/i5-s.ll

   1 ; RUN: llc -march=mips -mattr=+msa < %s | FileCheck %s
   2
   3 @llvm_mips_subvi_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   4 @llvm_mips_subvi_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   5
   6 define void @llvm_mips_subvi_b_test() nounwind {
   7 entry:
   8   %0 = load <16 x i8>* @llvm_mips_subvi_b_ARG1
   9   %1 = tail call <16 x i8> @llvm.mips.subvi.b(<16 x i8> %0, i32 14)
  10   store <16 x i8> %1, <16 x i8>* @llvm_mips_subvi_b_RES
  11   ret void
  12 }
  13
  14 declare <16 x i8> @llvm.mips.subvi.b(<16 x i8>, i32) nounwind
  15
  16 ; CHECK: llvm_mips_subvi_b_test:
  17 ; CHECK: ld.b
  18 ; CHECK: subvi.b
  19 ; CHECK: st.b
  20 ; CHECK: .size llvm_mips_subvi_b_test
  21 ;
  22 @llvm_mips_subvi_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  23 @llvm_mips_subvi_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  24
  25 define void @llvm_mips_subvi_h_test() nounwind {
  26 entry:
  27   %0 = load <8 x i16>* @llvm_mips_subvi_h_ARG1
  28   %1 = tail call <8 x i16> @llvm.mips.subvi.h(<8 x i16> %0, i32 14)
  29   store <8 x i16> %1, <8 x i16>* @llvm_mips_subvi_h_RES
  30   ret void
  31 }
  32
  33 declare <8 x i16> @llvm.mips.subvi.h(<8 x i16>, i32) nounwind
  34
  35 ; CHECK: llvm_mips_subvi_h_test:
  36 ; CHECK: ld.h
  37 ; CHECK: subvi.h
  38 ; CHECK: st.h
  39 ; CHECK: .size llvm_mips_subvi_h_test
  40 ;
  41 @llvm_mips_subvi_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  42 @llvm_mips_subvi_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  43
  44 define void @llvm_mips_subvi_w_test() nounwind {
  45 entry:
  46   %0 = load <4 x i32>* @llvm_mips_subvi_w_ARG1
  47   %1 = tail call <4 x i32> @llvm.mips.subvi.w(<4 x i32> %0, i32 14)
  48   store <4 x i32> %1, <4 x i32>* @llvm_mips_subvi_w_RES
  49   ret void
  50 }
  51
  52 declare <4 x i32> @llvm.mips.subvi.w(<4 x i32>, i32) nounwind
  53
  54 ; CHECK: llvm_mips_subvi_w_test:
  55 ; CHECK: ld.w
  56 ; CHECK: subvi.w
  57 ; CHECK: st.w
  58 ; CHECK: .size llvm_mips_subvi_w_test
  59 ;
  60 @llvm_mips_subvi_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  61 @llvm_mips_subvi_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  62
  63 define void @llvm_mips_subvi_d_test() nounwind {
  64 entry:
  65   %0 = load <2 x i64>* @llvm_mips_subvi_d_ARG1
  66   %1 = tail call <2 x i64> @llvm.mips.subvi.d(<2 x i64> %0, i32 14)
  67   store <2 x i64> %1, <2 x i64>* @llvm_mips_subvi_d_RES
  68   ret void
  69 }
  70
  71 declare <2 x i64> @llvm.mips.subvi.d(<2 x i64>, i32) nounwind
  72
  73 ; CHECK: llvm_mips_subvi_d_test:
  74 ; CHECK: ld.d
  75 ; CHECK: subvi.d
  76 ; CHECK: st.d
  77 ; CHECK: .size llvm_mips_subvi_d_test
  78 ;