test/CodeGen/R600/dagcombiner-bug-illegal-vec4-int-to-fp.ll

   1 ;RUN: llc < %s -march=r600 -mcpu=redwood | FileCheck %s
   2
   3 ;CHECK: INT_TO_FLT T{{[0-9]+\.[XYZW], T[0-9]+\.[XYZW]}}
   4
   5 ; This test is for a bug in
   6 ; DAGCombiner::reduceBuildVecConvertToConvertBuildVec() where
   7 ; the wrong type was being passed to
   8 ; TargetLowering::getOperationAction() when checking the legality of
   9 ; ISD::UINT_TO_FP and ISD::SINT_TO_FP opcodes.
  10
  11 define void @sint(<4 x float> addrspace(1)* %out, i32 addrspace(1)* %in) {
  12 entry:
  13   %ptr = getelementptr i32 addrspace(1)* %in, i32 1
  14   %sint = load i32 addrspace(1) * %in
  15   %conv = sitofp i32 %sint to float
  16   %0 = insertelement <4 x float> undef, float %conv, i32 0
  17   %splat = shufflevector <4 x float> %0, <4 x float> undef, <4 x i32> zeroinitializer
  18   store <4 x float> %splat, <4 x float> addrspace(1)* %out
  19   ret void
  20 }
  21
  22 ;CHECK: UINT_TO_FLT T{{[0-9]+\.[XYZW], T[0-9]+\.[XYZW]}}
  23
  24 define void @uint(<4 x float> addrspace(1)* %out, i32 addrspace(1)* %in) {
  25 entry:
  26   %ptr = getelementptr i32 addrspace(1)* %in, i32 1
  27   %uint = load i32 addrspace(1) * %in
  28   %conv = uitofp i32 %uint to float
  29   %0 = insertelement <4 x float> undef, float %conv, i32 0
  30   %splat = shufflevector <4 x float> %0, <4 x float> undef, <4 x i32> zeroinitializer
  31   store <4 x float> %splat, <4 x float> addrspace(1)* %out
  32   ret void
  33 }