test/MC/ARM/simple-encoding.ll

   1 ;RUN: llc -mtriple=armv7-apple-darwin -show-mc-encoding -disable-cgp-branch-opts -join-physregs < %s | FileCheck %s
   2
   3
   4 ;FIXME: Once the ARM integrated assembler is up and going, these sorts of tests
   5 ;       should run on .s source files rather than using llc to generate the
   6 ;       assembly. There's also a large number of instruction encodings the
   7 ;       compiler never generates, so we need the integrated assembler to be
   8 ;       able to test those at all.
   9
  10 declare void @llvm.trap() nounwind
  11 declare i32 @llvm.ctlz.i32(i32)
  12
  13 define i32 @foo(i32 %a, i32 %b) {
  14 ; CHECK: foo
  15 ; CHECK: trap                         @ encoding: [0xfe,0xde,0xff,0xe7]
  16 ; CHECK: bx lr                        @ encoding: [0x1e,0xff,0x2f,0xe1]
  17
  18   tail call void @llvm.trap()
  19   ret i32 undef
  20 }
  21
  22 define i32 @f2(i32 %a, i32 %b) {
  23 ; CHECK: f2
  24 ; CHECK: add  r0, r1, r0              @ encoding: [0x00,0x00,0x81,0xe0]
  25 ; CHECK: bx lr                        @ encoding: [0x1e,0xff,0x2f,0xe1]
  26   %add = add nsw i32 %b, %a
  27   ret i32 %add
  28 }
  29
  30
  31 define i32 @f3(i32 %a, i32 %b) {
  32 ; CHECK: f3
  33 ; CHECK: add  r0, r0, r1, lsl #3      @ encoding: [0x81,0x01,0x80,0xe0]
  34 ; CHECK: bx lr                        @ encoding: [0x1e,0xff,0x2f,0xe1]
  35   %mul = shl i32 %b, 3
  36   %add = add nsw i32 %mul, %a
  37   ret i32 %add
  38 }
  39
  40 define i32 @f4(i32 %a, i32 %b) {
  41 ; CHECK: f4
  42 ; CHECK: add r0, r0, #4064            @ encoding: [0xfe,0x0e,0x80,0xe2]
  43 ; CHECK: bx lr                        @ encoding: [0x1e,0xff,0x2f,0xe1]
  44   %add = add nsw i32 %a, 4064
  45   ret i32 %add
  46 }
  47
  48 define i32 @f5(i32 %a, i32 %b, i32 %c) {
  49 ; CHECK: f5
  50 ; CHECK: cmp r0, r1                   @ encoding: [0x01,0x00,0x50,0xe1]
  51 ; CHECK: mov r0, r2                   @ encoding: [0x02,0x00,0xa0,0xe1]
  52 ; CHECK: movgt r0, r1                 @ encoding: [0x01,0x00,0xa0,0xc1]
  53   %cmp = icmp sgt i32 %a, %b
  54   %retval.0 = select i1 %cmp, i32 %b, i32 %c
  55   ret i32 %retval.0
  56 }
  57
  58 define i64 @f6(i64 %a, i64 %b, i64 %c) {
  59 ; CHECK: f6
  60 ; CHECK: adds r0, r2, r0              @ encoding: [0x00,0x00,0x92,0xe0]
  61 ; CHECK: adc r1, r3, r1               @ encoding: [0x01,0x10,0xa3,0xe0]
  62   %add = add nsw i64 %b, %a
  63   ret i64 %add
  64 }
  65
  66 define i32 @f7(i32 %a, i32 %b) {
  67 ; CHECK: f7
  68 ; CHECK: uxtab  r0, r0, r1            @ encoding: [0x71,0x00,0xe0,0xe6]
  69   %and = and i32 %b, 255
  70   %add = add i32 %and, %a
  71   ret i32 %add
  72 }
  73
  74 define i32 @f8(i32 %a) {
  75 ; CHECK: f8
  76 ; CHECK: movt r0, #42405              @ encoding: [0xa5,0x05,0x4a,0xe3]
  77   %and = and i32 %a, 65535
  78   %or = or i32 %and, -1515913216
  79   ret i32 %or
  80 }
  81
  82 define i32 @f9() {
  83 ; CHECK: f9
  84 ; CHECK: movw r0, #42405              @ encoding: [0xa5,0x05,0x0a,0xe3]
  85   ret i32 42405
  86 }
  87
  88 define i64 @f10(i64 %a) {
  89 ; CHECK: f10
  90 ; CHECK: asrs  r1, r1, #1             @ encoding: [0xc1,0x10,0xb0,0xe1]
  91 ; CHECK: rrx r0, r0                   @ encoding: [0x60,0x00,0xa0,0xe1]
  92   %shr = ashr i64 %a, 1
  93   ret i64 %shr
  94 }
  95
  96 define i32 @f11([1 x i32] %A.coerce0, [1 x i32] %B.coerce0) {
  97 ; CHECK: f11
  98 ; CHECK: ubfx  r1, r1, #8, #5         @ encoding: [0x51,0x14,0xe4,0xe7]
  99 ; CHECK: sbfx  r0, r0, #13, #7        @ encoding: [0xd0,0x06,0xa6,0xe7]
 100   %tmp1 = extractvalue [1 x i32] %A.coerce0, 0
 101   %tmp2 = extractvalue [1 x i32] %B.coerce0, 0
 102   %tmp3 = shl i32 %tmp1, 12
 103   %bf.val.sext = ashr i32 %tmp3, 25
 104   %tmp4 = lshr i32 %tmp2, 8
 105   %bf.clear2 = and i32 %tmp4, 31
 106   %mul = mul nsw i32 %bf.val.sext, %bf.clear2
 107   ret i32 %mul
 108 }
 109
 110 define i32 @f12(i32 %a) {
 111 ; CHECK: f12:
 112 ; CHECK: bfc  r0, #4, #20             @ encoding: [0x1f,0x02,0xd7,0xe7]
 113     %tmp = and i32 %a, 4278190095
 114     ret i32 %tmp
 115 }
 116
 117 define i64 @f13() {
 118 ; CHECK: f13:
 119 ; CHECK: mvn r0, #0                   @ encoding: [0x00,0x00,0xe0,0xe3]
 120 ; CHECK: mvn r1, #-2147483648         @ encoding: [0x02,0x11,0xe0,0xe3]
 121         ret i64 9223372036854775807
 122 }
 123
 124 define i32 @f14(i32 %x, i32 %y) {
 125 ; CHECK: f14:
 126 ; CHECK: smmul  r0, r1, r0            @ encoding: [0x11,0xf0,0x50,0xe7]
 127         %tmp = sext i32 %x to i64
 128         %tmp1 = sext i32 %y to i64
 129         %tmp2 = mul i64 %tmp1, %tmp
 130         %tmp3 = lshr i64 %tmp2, 32
 131         %tmp3.upgrd.1 = trunc i64 %tmp3 to i32
 132         ret i32 %tmp3.upgrd.1
 133 }
 134
 135 define i32 @f15(i32 %x, i32 %y) {
 136 ; CHECK: f15:
 137 ; CHECK: umull  r1, r0, r1, r0        @ encoding: [0x91,0x10,0x80,0xe0]
 138         %tmp = zext i32 %x to i64
 139         %tmp1 = zext i32 %y to i64
 140         %tmp2 = mul i64 %tmp1, %tmp
 141         %tmp3 = lshr i64 %tmp2, 32
 142         %tmp3.upgrd.2 = trunc i64 %tmp3 to i32
 143         ret i32 %tmp3.upgrd.2
 144 }
 145
 146 define i32 @f16(i16 %x, i32 %y) {
 147 ; CHECK: f16:
 148 ; CHECK: smulbt r0, r0, r1            @ encoding: [0xc0,0x01,0x60,0xe1]
 149         %tmp1 = add i16 %x, 2
 150         %tmp2 = sext i16 %tmp1 to i32
 151         %tmp3 = ashr i32 %y, 16
 152         %tmp4 = mul i32 %tmp2, %tmp3
 153         ret i32 %tmp4
 154 }
 155
 156 define i32 @f17(i32 %x, i32 %y) {
 157 ; CHECK: f17:
 158 ; CHECK: smultt r0, r1, r0            @ encoding: [0xe1,0x00,0x60,0xe1]
 159         %tmp1 = ashr i32 %x, 16
 160         %tmp3 = ashr i32 %y, 16
 161         %tmp4 = mul i32 %tmp3, %tmp1
 162         ret i32 %tmp4
 163 }
 164
 165 define i32 @f18(i32 %a, i16 %x, i32 %y) {
 166 ; CHECK: f18:
 167 ; CHECK: smlabt r0, r1, r2, r0        @ encoding: [0xc1,0x02,0x00,0xe1]
 168         %tmp = sext i16 %x to i32
 169         %tmp2 = ashr i32 %y, 16
 170         %tmp3 = mul i32 %tmp2, %tmp
 171         %tmp5 = add i32 %tmp3, %a
 172         ret i32 %tmp5
 173 }
 174
 175 define i32 @f19(i32 %x) {
 176 ; CHECK: f19
 177 ; CHECK: clz r0, r0                   @ encoding: [0x10,0x0f,0x6f,0xe1]
 178         %tmp.1 = call i32 @llvm.ctlz.i32( i32 %x )
 179         ret i32 %tmp.1
 180 }
 181
 182 define i32 @f20(i32 %X) {
 183 ; CHECK: f20
 184 ; CHECK: rev16 r0, r0                 @ encoding: [0xb0,0x0f,0xbf,0xe6]
 185         %tmp1 = lshr i32 %X, 8
 186         %X15 = bitcast i32 %X to i32
 187         %tmp4 = shl i32 %X15, 8
 188         %tmp2 = and i32 %tmp1, 16711680
 189         %tmp5 = and i32 %tmp4, -16777216
 190         %tmp9 = and i32 %tmp1, 255
 191         %tmp13 = and i32 %tmp4, 65280
 192         %tmp6 = or i32 %tmp5, %tmp2
 193         %tmp10 = or i32 %tmp6, %tmp13
 194         %tmp14 = or i32 %tmp10, %tmp9
 195         ret i32 %tmp14
 196 }
 197
 198 define i32 @f21(i32 %X) {
 199 ; CHECK: f21
 200 ; CHECK: revsh r0, r0                 @ encoding: [0xb0,0x0f,0xff,0xe6]
 201         %tmp1 = lshr i32 %X, 8
 202         %tmp1.upgrd.1 = trunc i32 %tmp1 to i16
 203         %tmp3 = trunc i32 %X to i16
 204         %tmp2 = and i16 %tmp1.upgrd.1, 255
 205         %tmp4 = shl i16 %tmp3, 8
 206         %tmp5 = or i16 %tmp2, %tmp4
 207         %tmp5.upgrd.2 = sext i16 %tmp5 to i32
 208         ret i32 %tmp5.upgrd.2
 209 }
 210
 211 define i32 @f22(i32 %X, i32 %Y) {
 212 ; CHECK: f22
 213 ; CHECK: pkhtb   r0, r0, r1, asr #22  @ encoding: [0x51,0x0b,0x80,0xe6]
 214         %tmp1 = and i32 %X, -65536
 215         %tmp2 = lshr i32 %Y, 22
 216         %tmp3 = or i32 %tmp2, %tmp1
 217         ret i32 %tmp3
 218 }
 219
 220 define i32 @f23(i32 %X, i32 %Y) {
 221 ; CHECK: f23
 222 ; CHECK: pkhbt   r0, r0, r1, lsl #18  @ encoding: [0x11,0x09,0x80,0xe6]
 223         %tmp1 = and i32 %X, 65535
 224         %tmp2 = shl i32 %Y, 18
 225         %tmp3 = or i32 %tmp1, %tmp2
 226         ret i32 %tmp3
 227 }
 228
 229 define void @f24(i32 %a) {
 230 ; CHECK: f24
 231 ; CHECK: cmp r0, #65536               @ encoding: [0x01,0x08,0x50,0xe3]
 232         %b = icmp ugt i32 %a, 65536
 233         br i1 %b, label %r, label %r
 234 r:
 235         ret void
 236 }