test/MC/ARM/simple-encoding.ll

   1 ;RUN: llc -mtriple=armv7-apple-darwin -show-mc-encoding < %s | FileCheck %s
   2
   3
   4 ;FIXME: Once the ARM integrated assembler is up and going, these sorts of tests
   5 ;       should run on .s source files rather than using llc to generate the
   6 ;       assembly.
   7
   8 define i32 @foo(i32 %a, i32 %b) {
   9 entry:
  10 ; CHECK: foo
  11 ; CHECK: trap                         @ encoding: [0xf0,0x00,0xf0,0x07]
  12 ; CHECK: bx lr                        @ encoding: [0x1e,0xff,0x2f,0xe1]
  13
  14   tail call void @llvm.trap()
  15   ret i32 undef
  16 }
  17
  18 define i32 @f2(i32 %a, i32 %b) {
  19 entry:
  20 ; CHECK: f2
  21 ; CHECK: add  r0, r1, r0              @ encoding: [0x00,0x00,0x81,0xe0]
  22 ; CHECK: bx lr                        @ encoding: [0x1e,0xff,0x2f,0xe1]
  23   %add = add nsw i32 %b, %a
  24   ret i32 %add
  25 }
  26
  27
  28 define i32 @f3(i32 %a, i32 %b) {
  29 entry:
  30 ; CHECK: f3
  31 ; CHECK: add  r0, r0, r1, lsl #3      @ encoding: [0x81,0x01,0x80,0xe0]
  32 ; CHECK: bx lr                        @ encoding: [0x1e,0xff,0x2f,0xe1]
  33   %mul = shl i32 %b, 3
  34   %add = add nsw i32 %mul, %a
  35   ret i32 %add
  36 }
  37
  38 define i32 @f4(i32 %a, i32 %b) {
  39 entry:
  40 ; CHECK: f4
  41 ; CHECK: add r0, r0, #254, 28         @ encoding: [0xfe,0x0e,0x80,0xe2]
  42 ; CHECK:                              @ 4064
  43 ; CHECK: bx lr                        @ encoding: [0x1e,0xff,0x2f,0xe1]
  44   %add = add nsw i32 %a, 4064
  45   ret i32 %add
  46 }
  47
  48 define i32 @f5(i32 %a, i32 %b, i32 %c) {
  49 entry:
  50 ; CHECK: f5
  51 ; CHECK: cmp r0, r1                   @ encoding: [0x01,0x00,0x50,0xe1]
  52 ; CHECK: mov r0, r2                   @ encoding: [0x02,0x00,0xa0,0xe1]
  53 ; CHECK: movgt r0, r1                 @ encoding: [0x01,0x00,0xa0,0xc1]
  54   %cmp = icmp sgt i32 %a, %b
  55   %retval.0 = select i1 %cmp, i32 %b, i32 %c
  56   ret i32 %retval.0
  57 }
  58
  59 define i64 @f6(i64 %a, i64 %b, i64 %c) {
  60 entry:
  61 ; CHECK: f6
  62 ; CHECK: adds r0, r2, r0              @ encoding: [0x00,0x00,0x92,0xe0]
  63 ; CHECK: adc r1, r3, r1               @ encoding: [0x01,0x10,0xa3,0xe0]
  64   %add = add nsw i64 %b, %a
  65   ret i64 %add
  66 }
  67
  68 define i32 @f7(i32 %a, i32 %b) {
  69 entry:
  70 ; CHECK: f7
  71 ; CHECK: uxtab  r0, r0, r1            @ encoding: [0x71,0x00,0xe0,0xe6]
  72   %and = and i32 %b, 255
  73   %add = add i32 %and, %a
  74   ret i32 %add
  75 }
  76
  77 define i32 @f8(i32 %a) {
  78 entry:
  79 ; CHECK: f8
  80 ; CHECK: movt r0, #42405              @ encoding: [0xa5,0x05,0x4a,0xe3]
  81   %and = and i32 %a, 65535
  82   %or = or i32 %and, -1515913216
  83   ret i32 %or
  84 }
  85
  86 define i32 @f9() {
  87 entry:
  88 ; CHECK: f9
  89 ; CHECK: movw r0, #42405              @ encoding: [0xa5,0x05,0x0a,0xe3]
  90   ret i32 42405
  91 }
  92
  93 define i64 @f10(i64 %a) {
  94 entry:
  95 ; CHECK: f10
  96 ; CHECK: asrs  r1, r1, #1             @ encoding: [0xc1,0x10,0xb0,0xe1]
  97 ; CHECK: rrx r0, r0                   @ encoding: [0x60,0x00,0xa0,0xe1]
  98   %shr = ashr i64 %a, 1
  99   ret i64 %shr
 100 }
 101
 102 define i32 @f11([1 x i32] %A.coerce0, [1 x i32] %B.coerce0) {
 103 entry:
 104 ; CHECK: f11
 105 ; CHECK: ubfx  r1, r1, #8, #5         @ encoding: [0x51,0x14,0xe4,0xe7]
 106 ; CHECK: sbfx  r0, r0, #13, #7        @ encoding: [0xd0,0x06,0xa6,0xe7]
 107   %tmp11 = extractvalue [1 x i32] %A.coerce0, 0
 108   %tmp4 = extractvalue [1 x i32] %B.coerce0, 0
 109   %0 = shl i32 %tmp11, 12
 110   %bf.val.sext = ashr i32 %0, 25
 111   %1 = lshr i32 %tmp4, 8
 112   %bf.clear2 = and i32 %1, 31
 113   %mul = mul nsw i32 %bf.val.sext, %bf.clear2
 114   ret i32 %mul
 115 }
 116
 117 define i32 @f12(i32 %a) {
 118 ; CHECK: f12:
 119 ; CHECK: bfc  r0, #4, #20             @ encoding: [0x1f,0x02,0xd7,0xe7]
 120     %tmp = and i32 %a, 4278190095
 121     ret i32 %tmp
 122 }
 123
 124 define i64 @f13() {
 125 ; CHECK: f13:
 126 ; CHECK: mvn r0, #0                   @ encoding: [0x00,0x00,0xe0,0xe3]
 127 ; CHECK: mvn r1, #2, 2                @ encoding: [0x02,0x11,0xe0,0xe3]
 128 entry:
 129         ret i64 9223372036854775807
 130 }
 131
 132 define i32 @f14(i32 %x, i32 %y) {
 133 ; CHECK: f14:
 134 ; CHECK: smmul  r0, r1, r0            @ encoding: [0x11,0xf0,0x50,0xe7]
 135         %tmp = sext i32 %x to i64
 136         %tmp1 = sext i32 %y to i64
 137         %tmp2 = mul i64 %tmp1, %tmp
 138         %tmp3 = lshr i64 %tmp2, 32
 139         %tmp3.upgrd.1 = trunc i64 %tmp3 to i32
 140         ret i32 %tmp3.upgrd.1
 141 }
 142
 143 define i32 @f15(i32 %x, i32 %y) {
 144 ; CHECK: f15:
 145 ; CHECK: umull  r1, r0, r1, r0        @ encoding: [0x91,0x10,0x80,0xe0]
 146         %tmp = zext i32 %x to i64
 147         %tmp1 = zext i32 %y to i64
 148         %tmp2 = mul i64 %tmp1, %tmp
 149         %tmp3 = lshr i64 %tmp2, 32
 150         %tmp3.upgrd.2 = trunc i64 %tmp3 to i32
 151         ret i32 %tmp3.upgrd.2
 152 }
 153
 154 define i32 @f16(i16 %x, i32 %y) {
 155 ; CHECK: f16:
 156 ; CHECK: smulbt r0, r0, r1            @ encoding: [0xc0,0x01,0x60,0xe1]
 157         %tmp1 = add i16 %x, 2
 158         %tmp2 = sext i16 %tmp1 to i32
 159         %tmp3 = ashr i32 %y, 16
 160         %tmp4 = mul i32 %tmp2, %tmp3
 161         ret i32 %tmp4
 162 }
 163
 164 define i32 @f17(i32 %x, i32 %y) {
 165 ; CHECK: f17:
 166 ; CHECK: smultt r0, r1, r0            @ encoding: [0xe1,0x00,0x60,0xe1]
 167         %tmp1 = ashr i32 %x, 16
 168         %tmp3 = ashr i32 %y, 16
 169         %tmp4 = mul i32 %tmp3, %tmp1
 170         ret i32 %tmp4
 171 }
 172
 173 define i32 @f18(i32 %a, i16 %x, i32 %y) {
 174 ; CHECK: f18:
 175 ; CHECK: smlabt r0, r1, r2, r0        @ encoding: [0xc1,0x02,0x00,0xe1]
 176         %tmp = sext i16 %x to i32
 177         %tmp2 = ashr i32 %y, 16
 178         %tmp3 = mul i32 %tmp2, %tmp
 179         %tmp5 = add i32 %tmp3, %a
 180         ret i32 %tmp5
 181 }
 182
 183 declare void @llvm.trap() nounwind