utils/TableGen/CodeGenRegisters.cpp

   1 //===- CodeGenRegisters.cpp - Register and RegisterClass Info -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines structures to encapsulate information gleaned from the
  11 // target register and register class definitions.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "CodeGenRegisters.h"
  16 #include "CodeGenTarget.h"
  17 #include "llvm/ADT/IntEqClasses.h"
  18 #include "llvm/ADT/STLExtras.h"
  19 #include "llvm/ADT/SmallVector.h"
  20 #include "llvm/ADT/StringExtras.h"
  21 #include "llvm/ADT/Twine.h"
  22 #include "llvm/TableGen/Error.h"
  23
  24 using namespace llvm;
  25
  26 //===----------------------------------------------------------------------===//
  27 //                             CodeGenSubRegIndex
  28 //===----------------------------------------------------------------------===//
  29
  30 CodeGenSubRegIndex::CodeGenSubRegIndex(Record *R, unsigned Enum)
  31   : TheDef(R), EnumValue(Enum), LaneMask(0), AllSuperRegsCovered(true) {
  32   Name = R->getName();
  33   if (R->getValue("Namespace"))
  34     Namespace = R->getValueAsString("Namespace");
  35   Size = R->getValueAsInt("Size");
  36   Offset = R->getValueAsInt("Offset");
  37 }
  38
  39 CodeGenSubRegIndex::CodeGenSubRegIndex(StringRef N, StringRef Nspace,
  40                                        unsigned Enum)
  41   : TheDef(0), Name(N), Namespace(Nspace), Size(-1), Offset(-1),
  42     EnumValue(Enum), LaneMask(0), AllSuperRegsCovered(true) {
  43 }
  44
  45 std::string CodeGenSubRegIndex::getQualifiedName() const {
  46   std::string N = getNamespace();
  47   if (!N.empty())
  48     N += "::";
  49   N += getName();
  50   return N;
  51 }
  52
  53 void CodeGenSubRegIndex::updateComponents(CodeGenRegBank &RegBank) {
  54   if (!TheDef)
  55     return;
  56
  57   std::vector<Record*> Comps = TheDef->getValueAsListOfDefs("ComposedOf");
  58   if (!Comps.empty()) {
  59     if (Comps.size() != 2)
  60       PrintFatalError(TheDef->getLoc(),
  61                       "ComposedOf must have exactly two entries");
  62     CodeGenSubRegIndex *A = RegBank.getSubRegIdx(Comps[0]);
  63     CodeGenSubRegIndex *B = RegBank.getSubRegIdx(Comps[1]);
  64     CodeGenSubRegIndex *X = A->addComposite(B, this);
  65     if (X)
  66       PrintFatalError(TheDef->getLoc(), "Ambiguous ComposedOf entries");
  67   }
  68
  69   std::vector<Record*> Parts =
  70     TheDef->getValueAsListOfDefs("CoveringSubRegIndices");
  71   if (!Parts.empty()) {
  72     if (Parts.size() < 2)
  73       PrintFatalError(TheDef->getLoc(),
  74                       "CoveredBySubRegs must have two or more entries");
  75     SmallVector<CodeGenSubRegIndex*, 8> IdxParts;
  76     for (unsigned i = 0, e = Parts.size(); i != e; ++i)
  77       IdxParts.push_back(RegBank.getSubRegIdx(Parts[i]));
  78     RegBank.addConcatSubRegIndex(IdxParts, this);
  79   }
  80 }
  81
  82 unsigned CodeGenSubRegIndex::computeLaneMask() {
  83   // Already computed?
  84   if (LaneMask)
  85     return LaneMask;
  86
  87   // Recursion guard, shouldn't be required.
  88   LaneMask = ~0u;
  89
  90   // The lane mask is simply the union of all sub-indices.
  91   unsigned M = 0;
  92   for (CompMap::iterator I = Composed.begin(), E = Composed.end(); I != E; ++I)
  93     M |= I->second->computeLaneMask();
  94   assert(M && "Missing lane mask, sub-register cycle?");
  95   LaneMask = M;
  96   return LaneMask;
  97 }
  98
  99 //===----------------------------------------------------------------------===//
 100 //                              CodeGenRegister
 101 //===----------------------------------------------------------------------===//
 102
 103 CodeGenRegister::CodeGenRegister(Record *R, unsigned Enum)
 104   : TheDef(R),
 105     EnumValue(Enum),
 106     CostPerUse(R->getValueAsInt("CostPerUse")),
 107     CoveredBySubRegs(R->getValueAsBit("CoveredBySubRegs")),
 108     NumNativeRegUnits(0),
 109     SubRegsComplete(false),
 110     SuperRegsComplete(false),
 111     TopoSig(~0u)
 112 {}
 113
 114 void CodeGenRegister::buildObjectGraph(CodeGenRegBank &RegBank) {
 115   std::vector<Record*> SRIs = TheDef->getValueAsListOfDefs("SubRegIndices");
 116   std::vector<Record*> SRs = TheDef->getValueAsListOfDefs("SubRegs");
 117
 118   if (SRIs.size() != SRs.size())
 119     PrintFatalError(TheDef->getLoc(),
 120                     "SubRegs and SubRegIndices must have the same size");
 121
 122   for (unsigned i = 0, e = SRIs.size(); i != e; ++i) {
 123     ExplicitSubRegIndices.push_back(RegBank.getSubRegIdx(SRIs[i]));
 124     ExplicitSubRegs.push_back(RegBank.getReg(SRs[i]));
 125   }
 126
 127   // Also compute leading super-registers. Each register has a list of
 128   // covered-by-subregs super-registers where it appears as the first explicit
 129   // sub-register.
 130   //
 131   // This is used by computeSecondarySubRegs() to find candidates.
 132   if (CoveredBySubRegs && !ExplicitSubRegs.empty())
 133     ExplicitSubRegs.front()->LeadingSuperRegs.push_back(this);
 134
 135   // Add ad hoc alias links. This is a symmetric relationship between two
 136   // registers, so build a symmetric graph by adding links in both ends.
 137   std::vector<Record*> Aliases = TheDef->getValueAsListOfDefs("Aliases");
 138   for (unsigned i = 0, e = Aliases.size(); i != e; ++i) {
 139     CodeGenRegister *Reg = RegBank.getReg(Aliases[i]);
 140     ExplicitAliases.push_back(Reg);
 141     Reg->ExplicitAliases.push_back(this);
 142   }
 143 }
 144
 145 const std::string &CodeGenRegister::getName() const {
 146   return TheDef->getName();
 147 }
 148
 149 namespace {
 150 // Iterate over all register units in a set of registers.
 151 class RegUnitIterator {
 152   CodeGenRegister::Set::const_iterator RegI, RegE;
 153   CodeGenRegister::RegUnitList::const_iterator UnitI, UnitE;
 154
 155 public:
 156   RegUnitIterator(const CodeGenRegister::Set &Regs):
 157     RegI(Regs.begin()), RegE(Regs.end()), UnitI(), UnitE() {
 158
 159     if (RegI != RegE) {
 160       UnitI = (*RegI)->getRegUnits().begin();
 161       UnitE = (*RegI)->getRegUnits().end();
 162       advance();
 163     }
 164   }
 165
 166   bool isValid() const { return UnitI != UnitE; }
 167
 168   unsigned operator* () const { assert(isValid()); return *UnitI; }
 169
 170   const CodeGenRegister *getReg() const { assert(isValid()); return *RegI; }
 171
 172   /// Preincrement.  Move to the next unit.
 173   void operator++() {
 174     assert(isValid() && "Cannot advance beyond the last operand");
 175     ++UnitI;
 176     advance();
 177   }
 178
 179 protected:
 180   void advance() {
 181     while (UnitI == UnitE) {
 182       if (++RegI == RegE)
 183         break;
 184       UnitI = (*RegI)->getRegUnits().begin();
 185       UnitE = (*RegI)->getRegUnits().end();
 186     }
 187   }
 188 };
 189 } // namespace
 190
 191 // Merge two RegUnitLists maintaining the order and removing duplicates.
 192 // Overwrites MergedRU in the process.
 193 static void mergeRegUnits(CodeGenRegister::RegUnitList &MergedRU,
 194                           const CodeGenRegister::RegUnitList &RRU) {
 195   CodeGenRegister::RegUnitList LRU = MergedRU;
 196   MergedRU.clear();
 197   std::set_union(LRU.begin(), LRU.end(), RRU.begin(), RRU.end(),
 198                  std::back_inserter(MergedRU));
 199 }
 200
 201 // Return true of this unit appears in RegUnits.
 202 static bool hasRegUnit(CodeGenRegister::RegUnitList &RegUnits, unsigned Unit) {
 203   return std::count(RegUnits.begin(), RegUnits.end(), Unit);
 204 }
 205
 206 // Inherit register units from subregisters.
 207 // Return true if the RegUnits changed.
 208 bool CodeGenRegister::inheritRegUnits(CodeGenRegBank &RegBank) {
 209   unsigned OldNumUnits = RegUnits.size();
 210   for (SubRegMap::const_iterator I = SubRegs.begin(), E = SubRegs.end();
 211        I != E; ++I) {
 212     CodeGenRegister *SR = I->second;
 213     // Merge the subregister's units into this register's RegUnits.
 214     mergeRegUnits(RegUnits, SR->RegUnits);
 215   }
 216   return OldNumUnits != RegUnits.size();
 217 }
 218
 219 const CodeGenRegister::SubRegMap &
 220 CodeGenRegister::computeSubRegs(CodeGenRegBank &RegBank) {
 221   // Only compute this map once.
 222   if (SubRegsComplete)
 223     return SubRegs;
 224   SubRegsComplete = true;
 225
 226   // First insert the explicit subregs and make sure they are fully indexed.
 227   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 228     CodeGenRegister *SR = ExplicitSubRegs[i];
 229     CodeGenSubRegIndex *Idx = ExplicitSubRegIndices[i];
 230     if (!SubRegs.insert(std::make_pair(Idx, SR)).second)
 231       PrintFatalError(TheDef->getLoc(), "SubRegIndex " + Idx->getName() +
 232                       " appears twice in Register " + getName());
 233     // Map explicit sub-registers first, so the names take precedence.
 234     // The inherited sub-registers are mapped below.
 235     SubReg2Idx.insert(std::make_pair(SR, Idx));
 236   }
 237
 238   // Keep track of inherited subregs and how they can be reached.
 239   SmallPtrSet<CodeGenRegister*, 8> Orphans;
 240
 241   // Clone inherited subregs and place duplicate entries in Orphans.
 242   // Here the order is important - earlier subregs take precedence.
 243   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 244     CodeGenRegister *SR = ExplicitSubRegs[i];
 245     const SubRegMap &Map = SR->computeSubRegs(RegBank);
 246
 247     for (SubRegMap::const_iterator SI = Map.begin(), SE = Map.end(); SI != SE;
 248          ++SI) {
 249       if (!SubRegs.insert(*SI).second)
 250         Orphans.insert(SI->second);
 251     }
 252   }
 253
 254   // Expand any composed subreg indices.
 255   // If dsub_2 has ComposedOf = [qsub_1, dsub_0], and this register has a
 256   // qsub_1 subreg, add a dsub_2 subreg.  Keep growing Indices and process
 257   // expanded subreg indices recursively.
 258   SmallVector<CodeGenSubRegIndex*, 8> Indices = ExplicitSubRegIndices;
 259   for (unsigned i = 0; i != Indices.size(); ++i) {
 260     CodeGenSubRegIndex *Idx = Indices[i];
 261     const CodeGenSubRegIndex::CompMap &Comps = Idx->getComposites();
 262     CodeGenRegister *SR = SubRegs[Idx];
 263     const SubRegMap &Map = SR->computeSubRegs(RegBank);
 264
 265     // Look at the possible compositions of Idx.
 266     // They may not all be supported by SR.
 267     for (CodeGenSubRegIndex::CompMap::const_iterator I = Comps.begin(),
 268            E = Comps.end(); I != E; ++I) {
 269       SubRegMap::const_iterator SRI = Map.find(I->first);
 270       if (SRI == Map.end())
 271         continue; // Idx + I->first doesn't exist in SR.
 272       // Add I->second as a name for the subreg SRI->second, assuming it is
 273       // orphaned, and the name isn't already used for something else.
 274       if (SubRegs.count(I->second) || !Orphans.erase(SRI->second))
 275         continue;
 276       // We found a new name for the orphaned sub-register.
 277       SubRegs.insert(std::make_pair(I->second, SRI->second));
 278       Indices.push_back(I->second);
 279     }
 280   }
 281
 282   // Now Orphans contains the inherited subregisters without a direct index.
 283   // Create inferred indexes for all missing entries.
 284   // Work backwards in the Indices vector in order to compose subregs bottom-up.
 285   // Consider this subreg sequence:
 286   //
 287   //   qsub_1 -> dsub_0 -> ssub_0
 288   //
 289   // The qsub_1 -> dsub_0 composition becomes dsub_2, so the ssub_0 register
 290   // can be reached in two different ways:
 291   //
 292   //   qsub_1 -> ssub_0
 293   //   dsub_2 -> ssub_0
 294   //
 295   // We pick the latter composition because another register may have [dsub_0,
 296   // dsub_1, dsub_2] subregs without necessarily having a qsub_1 subreg.  The
 297   // dsub_2 -> ssub_0 composition can be shared.
 298   while (!Indices.empty() && !Orphans.empty()) {
 299     CodeGenSubRegIndex *Idx = Indices.pop_back_val();
 300     CodeGenRegister *SR = SubRegs[Idx];
 301     const SubRegMap &Map = SR->computeSubRegs(RegBank);
 302     for (SubRegMap::const_iterator SI = Map.begin(), SE = Map.end(); SI != SE;
 303          ++SI)
 304       if (Orphans.erase(SI->second))
 305         SubRegs[RegBank.getCompositeSubRegIndex(Idx, SI->first)] = SI->second;
 306   }
 307
 308   // Compute the inverse SubReg -> Idx map.
 309   for (SubRegMap::const_iterator SI = SubRegs.begin(), SE = SubRegs.end();
 310        SI != SE; ++SI) {
 311     if (SI->second == this) {
 312       ArrayRef<SMLoc> Loc;
 313       if (TheDef)
 314         Loc = TheDef->getLoc();
 315       PrintFatalError(Loc, "Register " + getName() +
 316                       " has itself as a sub-register");
 317     }
 318
 319     // Compute AllSuperRegsCovered.
 320     if (!CoveredBySubRegs)
 321       SI->first->AllSuperRegsCovered = false;
 322
 323     // Ensure that every sub-register has a unique name.
 324     DenseMap<const CodeGenRegister*, CodeGenSubRegIndex*>::iterator Ins =
 325       SubReg2Idx.insert(std::make_pair(SI->second, SI->first)).first;
 326     if (Ins->second == SI->first)
 327       continue;
 328     // Trouble: Two different names for SI->second.
 329     ArrayRef<SMLoc> Loc;
 330     if (TheDef)
 331       Loc = TheDef->getLoc();
 332     PrintFatalError(Loc, "Sub-register can't have two names: " +
 333                   SI->second->getName() + " available as " +
 334                   SI->first->getName() + " and " + Ins->second->getName());
 335   }
 336
 337   // Derive possible names for sub-register concatenations from any explicit
 338   // sub-registers. By doing this before computeSecondarySubRegs(), we ensure
 339   // that getConcatSubRegIndex() won't invent any concatenated indices that the
 340   // user already specified.
 341   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 342     CodeGenRegister *SR = ExplicitSubRegs[i];
 343     if (!SR->CoveredBySubRegs || SR->ExplicitSubRegs.size() <= 1)
 344       continue;
 345
 346     // SR is composed of multiple sub-regs. Find their names in this register.
 347     SmallVector<CodeGenSubRegIndex*, 8> Parts;
 348     for (unsigned j = 0, e = SR->ExplicitSubRegs.size(); j != e; ++j)
 349       Parts.push_back(getSubRegIndex(SR->ExplicitSubRegs[j]));
 350
 351     // Offer this as an existing spelling for the concatenation of Parts.
 352     RegBank.addConcatSubRegIndex(Parts, ExplicitSubRegIndices[i]);
 353   }
 354
 355   // Initialize RegUnitList. Because getSubRegs is called recursively, this
 356   // processes the register hierarchy in postorder.
 357   //
 358   // Inherit all sub-register units. It is good enough to look at the explicit
 359   // sub-registers, the other registers won't contribute any more units.
 360   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 361     CodeGenRegister *SR = ExplicitSubRegs[i];
 362     // Explicit sub-registers are usually disjoint, so this is a good way of
 363     // computing the union. We may pick up a few duplicates that will be
 364     // eliminated below.
 365     unsigned N = RegUnits.size();
 366     RegUnits.append(SR->RegUnits.begin(), SR->RegUnits.end());
 367     std::inplace_merge(RegUnits.begin(), RegUnits.begin() + N, RegUnits.end());
 368   }
 369   RegUnits.erase(std::unique(RegUnits.begin(), RegUnits.end()), RegUnits.end());
 370
 371   // Absent any ad hoc aliasing, we create one register unit per leaf register.
 372   // These units correspond to the maximal cliques in the register overlap
 373   // graph which is optimal.
 374   //
 375   // When there is ad hoc aliasing, we simply create one unit per edge in the
 376   // undirected ad hoc aliasing graph. Technically, we could do better by
 377   // identifying maximal cliques in the ad hoc graph, but cliques larger than 2
 378   // are extremely rare anyway (I've never seen one), so we don't bother with
 379   // the added complexity.
 380   for (unsigned i = 0, e = ExplicitAliases.size(); i != e; ++i) {
 381     CodeGenRegister *AR = ExplicitAliases[i];
 382     // Only visit each edge once.
 383     if (AR->SubRegsComplete)
 384       continue;
 385     // Create a RegUnit representing this alias edge, and add it to both
 386     // registers.
 387     unsigned Unit = RegBank.newRegUnit(this, AR);
 388     RegUnits.push_back(Unit);
 389     AR->RegUnits.push_back(Unit);
 390   }
 391
 392   // Finally, create units for leaf registers without ad hoc aliases. Note that
 393   // a leaf register with ad hoc aliases doesn't get its own unit - it isn't
 394   // necessary. This means the aliasing leaf registers can share a single unit.
 395   if (RegUnits.empty())
 396     RegUnits.push_back(RegBank.newRegUnit(this));
 397
 398   // We have now computed the native register units. More may be adopted later
 399   // for balancing purposes.
 400   NumNativeRegUnits = RegUnits.size();
 401
 402   return SubRegs;
 403 }
 404
 405 // In a register that is covered by its sub-registers, try to find redundant
 406 // sub-registers. For example:
 407 //
 408 //   QQ0 = {Q0, Q1}
 409 //   Q0 = {D0, D1}
 410 //   Q1 = {D2, D3}
 411 //
 412 // We can infer that D1_D2 is also a sub-register, even if it wasn't named in
 413 // the register definition.
 414 //
 415 // The explicitly specified registers form a tree. This function discovers
 416 // sub-register relationships that would force a DAG.
 417 //
 418 void CodeGenRegister::computeSecondarySubRegs(CodeGenRegBank &RegBank) {
 419   // Collect new sub-registers first, add them later.
 420   SmallVector<SubRegMap::value_type, 8> NewSubRegs;
 421
 422   // Look at the leading super-registers of each sub-register. Those are the
 423   // candidates for new sub-registers, assuming they are fully contained in
 424   // this register.
 425   for (SubRegMap::iterator I = SubRegs.begin(), E = SubRegs.end(); I != E; ++I){
 426     const CodeGenRegister *SubReg = I->second;
 427     const CodeGenRegister::SuperRegList &Leads = SubReg->LeadingSuperRegs;
 428     for (unsigned i = 0, e = Leads.size(); i != e; ++i) {
 429       CodeGenRegister *Cand = const_cast<CodeGenRegister*>(Leads[i]);
 430       // Already got this sub-register?
 431       if (Cand == this || getSubRegIndex(Cand))
 432         continue;
 433       // Check if each component of Cand is already a sub-register.
 434       // We know that the first component is I->second, and is present with the
 435       // name I->first.
 436       SmallVector<CodeGenSubRegIndex*, 8> Parts(1, I->first);
 437       assert(!Cand->ExplicitSubRegs.empty() &&
 438              "Super-register has no sub-registers");
 439       for (unsigned j = 1, e = Cand->ExplicitSubRegs.size(); j != e; ++j) {
 440         if (CodeGenSubRegIndex *Idx = getSubRegIndex(Cand->ExplicitSubRegs[j]))
 441           Parts.push_back(Idx);
 442         else {
 443           // Sub-register doesn't exist.
 444           Parts.clear();
 445           break;
 446         }
 447       }
 448       // If some Cand sub-register is not part of this register, or if Cand only
 449       // has one sub-register, there is nothing to do.
 450       if (Parts.size() <= 1)
 451         continue;
 452
 453       // Each part of Cand is a sub-register of this. Make the full Cand also
 454       // a sub-register with a concatenated sub-register index.
 455       CodeGenSubRegIndex *Concat= RegBank.getConcatSubRegIndex(Parts);
 456       NewSubRegs.push_back(std::make_pair(Concat, Cand));
 457     }
 458   }
 459
 460   // Now add all the new sub-registers.
 461   for (unsigned i = 0, e = NewSubRegs.size(); i != e; ++i) {
 462     // Don't add Cand if another sub-register is already using the index.
 463     if (!SubRegs.insert(NewSubRegs[i]).second)
 464       continue;
 465
 466     CodeGenSubRegIndex *NewIdx = NewSubRegs[i].first;
 467     CodeGenRegister *NewSubReg = NewSubRegs[i].second;
 468     SubReg2Idx.insert(std::make_pair(NewSubReg, NewIdx));
 469   }
 470
 471   // Create sub-register index composition maps for the synthesized indices.
 472   for (unsigned i = 0, e = NewSubRegs.size(); i != e; ++i) {
 473     CodeGenSubRegIndex *NewIdx = NewSubRegs[i].first;
 474     CodeGenRegister *NewSubReg = NewSubRegs[i].second;
 475     for (SubRegMap::const_iterator SI = NewSubReg->SubRegs.begin(),
 476            SE = NewSubReg->SubRegs.end(); SI != SE; ++SI) {
 477       CodeGenSubRegIndex *SubIdx = getSubRegIndex(SI->second);
 478       if (!SubIdx)
 479         PrintFatalError(TheDef->getLoc(), "No SubRegIndex for " +
 480                         SI->second->getName() + " in " + getName());
 481       NewIdx->addComposite(SI->first, SubIdx);
 482     }
 483   }
 484 }
 485
 486 void CodeGenRegister::computeSuperRegs(CodeGenRegBank &RegBank) {
 487   // Only visit each register once.
 488   if (SuperRegsComplete)
 489     return;
 490   SuperRegsComplete = true;
 491
 492   // Make sure all sub-registers have been visited first, so the super-reg
 493   // lists will be topologically ordered.
 494   for (SubRegMap::const_iterator I = SubRegs.begin(), E = SubRegs.end();
 495        I != E; ++I)
 496     I->second->computeSuperRegs(RegBank);
 497
 498   // Now add this as a super-register on all sub-registers.
 499   // Also compute the TopoSigId in post-order.
 500   TopoSigId Id;
 501   for (SubRegMap::const_iterator I = SubRegs.begin(), E = SubRegs.end();
 502        I != E; ++I) {
 503     // Topological signature computed from SubIdx, TopoId(SubReg).
 504     // Loops and idempotent indices have TopoSig = ~0u.
 505     Id.push_back(I->first->EnumValue);
 506     Id.push_back(I->second->TopoSig);
 507
 508     // Don't add duplicate entries.
 509     if (!I->second->SuperRegs.empty() && I->second->SuperRegs.back() == this)
 510       continue;
 511     I->second->SuperRegs.push_back(this);
 512   }
 513   TopoSig = RegBank.getTopoSig(Id);
 514 }
 515
 516 void
 517 CodeGenRegister::addSubRegsPreOrder(SetVector<const CodeGenRegister*> &OSet,
 518                                     CodeGenRegBank &RegBank) const {
 519   assert(SubRegsComplete && "Must precompute sub-registers");
 520   for (unsigned i = 0, e = ExplicitSubRegs.size(); i != e; ++i) {
 521     CodeGenRegister *SR = ExplicitSubRegs[i];
 522     if (OSet.insert(SR))
 523       SR->addSubRegsPreOrder(OSet, RegBank);
 524   }
 525   // Add any secondary sub-registers that weren't part of the explicit tree.
 526   for (SubRegMap::const_iterator I = SubRegs.begin(), E = SubRegs.end();
 527        I != E; ++I)
 528     OSet.insert(I->second);
 529 }
 530
 531 // Get the sum of this register's unit weights.
 532 unsigned CodeGenRegister::getWeight(const CodeGenRegBank &RegBank) const {
 533   unsigned Weight = 0;
 534   for (RegUnitList::const_iterator I = RegUnits.begin(), E = RegUnits.end();
 535        I != E; ++I) {
 536     Weight += RegBank.getRegUnit(*I).Weight;
 537   }
 538   return Weight;
 539 }
 540
 541 //===----------------------------------------------------------------------===//
 542 //                               RegisterTuples
 543 //===----------------------------------------------------------------------===//
 544
 545 // A RegisterTuples def is used to generate pseudo-registers from lists of
 546 // sub-registers. We provide a SetTheory expander class that returns the new
 547 // registers.
 548 namespace {
 549 struct TupleExpander : SetTheory::Expander {
 550   void expand(SetTheory &ST, Record *Def, SetTheory::RecSet &Elts) {
 551     std::vector<Record*> Indices = Def->getValueAsListOfDefs("SubRegIndices");
 552     unsigned Dim = Indices.size();
 553     ListInit *SubRegs = Def->getValueAsListInit("SubRegs");
 554     if (Dim != SubRegs->getSize())
 555       PrintFatalError(Def->getLoc(), "SubRegIndices and SubRegs size mismatch");
 556     if (Dim < 2)
 557       PrintFatalError(Def->getLoc(),
 558                       "Tuples must have at least 2 sub-registers");
 559
 560     // Evaluate the sub-register lists to be zipped.
 561     unsigned Length = ~0u;
 562     SmallVector<SetTheory::RecSet, 4> Lists(Dim);
 563     for (unsigned i = 0; i != Dim; ++i) {
 564       ST.evaluate(SubRegs->getElement(i), Lists[i], Def->getLoc());
 565       Length = std::min(Length, unsigned(Lists[i].size()));
 566     }
 567
 568     if (Length == 0)
 569       return;
 570
 571     // Precompute some types.
 572     Record *RegisterCl = Def->getRecords().getClass("Register");
 573     RecTy *RegisterRecTy = RecordRecTy::get(RegisterCl);
 574     StringInit *BlankName = StringInit::get("");
 575
 576     // Zip them up.
 577     for (unsigned n = 0; n != Length; ++n) {
 578       std::string Name;
 579       Record *Proto = Lists[0][n];
 580       std::vector<Init*> Tuple;
 581       unsigned CostPerUse = 0;
 582       for (unsigned i = 0; i != Dim; ++i) {
 583         Record *Reg = Lists[i][n];
 584         if (i) Name += '_';
 585         Name += Reg->getName();
 586         Tuple.push_back(DefInit::get(Reg));
 587         CostPerUse = std::max(CostPerUse,
 588                               unsigned(Reg->getValueAsInt("CostPerUse")));
 589       }
 590
 591       // Create a new Record representing the synthesized register. This record
 592       // is only for consumption by CodeGenRegister, it is not added to the
 593       // RecordKeeper.
 594       Record *NewReg = new Record(Name, Def->getLoc(), Def->getRecords());
 595       Elts.insert(NewReg);
 596
 597       // Copy Proto super-classes.
 598       ArrayRef<Record *> Supers = Proto->getSuperClasses();
 599       ArrayRef<SMRange> Ranges = Proto->getSuperClassRanges();
 600       for (unsigned i = 0, e = Supers.size(); i != e; ++i)
 601         NewReg->addSuperClass(Supers[i], Ranges[i]);
 602
 603       // Copy Proto fields.
 604       for (unsigned i = 0, e = Proto->getValues().size(); i != e; ++i) {
 605         RecordVal RV = Proto->getValues()[i];
 606
 607         // Skip existing fields, like NAME.
 608         if (NewReg->getValue(RV.getNameInit()))
 609           continue;
 610
 611         StringRef Field = RV.getName();
 612
 613         // Replace the sub-register list with Tuple.
 614         if (Field == "SubRegs")
 615           RV.setValue(ListInit::get(Tuple, RegisterRecTy));
 616
 617         // Provide a blank AsmName. MC hacks are required anyway.
 618         if (Field == "AsmName")
 619           RV.setValue(BlankName);
 620
 621         // CostPerUse is aggregated from all Tuple members.
 622         if (Field == "CostPerUse")
 623           RV.setValue(IntInit::get(CostPerUse));
 624
 625         // Composite registers are always covered by sub-registers.
 626         if (Field == "CoveredBySubRegs")
 627           RV.setValue(BitInit::get(true));
 628
 629         // Copy fields from the RegisterTuples def.
 630         if (Field == "SubRegIndices" ||
 631             Field == "CompositeIndices") {
 632           NewReg->addValue(*Def->getValue(Field));
 633           continue;
 634         }
 635
 636         // Some fields get their default uninitialized value.
 637         if (Field == "DwarfNumbers" ||
 638             Field == "DwarfAlias" ||
 639             Field == "Aliases") {
 640           if (const RecordVal *DefRV = RegisterCl->getValue(Field))
 641             NewReg->addValue(*DefRV);
 642           continue;
 643         }
 644
 645         // Everything else is copied from Proto.
 646         NewReg->addValue(RV);
 647       }
 648     }
 649   }
 650 };
 651 }
 652
 653 //===----------------------------------------------------------------------===//
 654 //                            CodeGenRegisterClass
 655 //===----------------------------------------------------------------------===//
 656
 657 CodeGenRegisterClass::CodeGenRegisterClass(CodeGenRegBank &RegBank, Record *R)
 658   : TheDef(R),
 659     Name(R->getName()),
 660     TopoSigs(RegBank.getNumTopoSigs()),
 661     EnumValue(-1) {
 662   // Rename anonymous register classes.
 663   if (R->getName().size() > 9 && R->getName()[9] == '.') {
 664     static unsigned AnonCounter = 0;
 665     R->setName("AnonRegClass_" + utostr(AnonCounter));
 666     // MSVC2012 ICEs if AnonCounter++ is directly passed to utostr.
 667     ++AnonCounter;
 668   }
 669
 670   std::vector<Record*> TypeList = R->getValueAsListOfDefs("RegTypes");
 671   for (unsigned i = 0, e = TypeList.size(); i != e; ++i) {
 672     Record *Type = TypeList[i];
 673     if (!Type->isSubClassOf("ValueType"))
 674       PrintFatalError("RegTypes list member '" + Type->getName() +
 675         "' does not derive from the ValueType class!");
 676     VTs.push_back(getValueType(Type));
 677   }
 678   assert(!VTs.empty() && "RegisterClass must contain at least one ValueType!");
 679
 680   // Allocation order 0 is the full set. AltOrders provides others.
 681   const SetTheory::RecVec *Elements = RegBank.getSets().expand(R);
 682   ListInit *AltOrders = R->getValueAsListInit("AltOrders");
 683   Orders.resize(1 + AltOrders->size());
 684
 685   // Default allocation order always contains all registers.
 686   for (unsigned i = 0, e = Elements->size(); i != e; ++i) {
 687     Orders[0].push_back((*Elements)[i]);
 688     const CodeGenRegister *Reg = RegBank.getReg((*Elements)[i]);
 689     Members.insert(Reg);
 690     TopoSigs.set(Reg->getTopoSig());
 691   }
 692
 693   // Alternative allocation orders may be subsets.
 694   SetTheory::RecSet Order;
 695   for (unsigned i = 0, e = AltOrders->size(); i != e; ++i) {
 696     RegBank.getSets().evaluate(AltOrders->getElement(i), Order, R->getLoc());
 697     Orders[1 + i].append(Order.begin(), Order.end());
 698     // Verify that all altorder members are regclass members.
 699     while (!Order.empty()) {
 700       CodeGenRegister *Reg = RegBank.getReg(Order.back());
 701       Order.pop_back();
 702       if (!contains(Reg))
 703         PrintFatalError(R->getLoc(), " AltOrder register " + Reg->getName() +
 704                       " is not a class member");
 705     }
 706   }
 707
 708   // Allow targets to override the size in bits of the RegisterClass.
 709   unsigned Size = R->getValueAsInt("Size");
 710
 711   Namespace = R->getValueAsString("Namespace");
 712   SpillSize = Size ? Size : EVT(VTs[0]).getSizeInBits();
 713   SpillAlignment = R->getValueAsInt("Alignment");
 714   CopyCost = R->getValueAsInt("CopyCost");
 715   Allocatable = R->getValueAsBit("isAllocatable");
 716   AltOrderSelect = R->getValueAsString("AltOrderSelect");
 717 }
 718
 719 // Create an inferred register class that was missing from the .td files.
 720 // Most properties will be inherited from the closest super-class after the
 721 // class structure has been computed.
 722 CodeGenRegisterClass::CodeGenRegisterClass(CodeGenRegBank &RegBank,
 723                                            StringRef Name, Key Props)
 724   : Members(*Props.Members),
 725     TheDef(0),
 726     Name(Name),
 727     TopoSigs(RegBank.getNumTopoSigs()),
 728     EnumValue(-1),
 729     SpillSize(Props.SpillSize),
 730     SpillAlignment(Props.SpillAlignment),
 731     CopyCost(0),
 732     Allocatable(true) {
 733   for (CodeGenRegister::Set::iterator I = Members.begin(), E = Members.end();
 734        I != E; ++I)
 735     TopoSigs.set((*I)->getTopoSig());
 736 }
 737
 738 // Compute inherited propertied for a synthesized register class.
 739 void CodeGenRegisterClass::inheritProperties(CodeGenRegBank &RegBank) {
 740   assert(!getDef() && "Only synthesized classes can inherit properties");
 741   assert(!SuperClasses.empty() && "Synthesized class without super class");
 742
 743   // The last super-class is the smallest one.
 744   CodeGenRegisterClass &Super = *SuperClasses.back();
 745
 746   // Most properties are copied directly.
 747   // Exceptions are members, size, and alignment
 748   Namespace = Super.Namespace;
 749   VTs = Super.VTs;
 750   CopyCost = Super.CopyCost;
 751   Allocatable = Super.Allocatable;
 752   AltOrderSelect = Super.AltOrderSelect;
 753
 754   // Copy all allocation orders, filter out foreign registers from the larger
 755   // super-class.
 756   Orders.resize(Super.Orders.size());
 757   for (unsigned i = 0, ie = Super.Orders.size(); i != ie; ++i)
 758     for (unsigned j = 0, je = Super.Orders[i].size(); j != je; ++j)
 759       if (contains(RegBank.getReg(Super.Orders[i][j])))
 760         Orders[i].push_back(Super.Orders[i][j]);
 761 }
 762
 763 bool CodeGenRegisterClass::contains(const CodeGenRegister *Reg) const {
 764   return Members.count(Reg);
 765 }
 766
 767 namespace llvm {
 768   raw_ostream &operator<<(raw_ostream &OS, const CodeGenRegisterClass::Key &K) {
 769     OS << "{ S=" << K.SpillSize << ", A=" << K.SpillAlignment;
 770     for (CodeGenRegister::Set::const_iterator I = K.Members->begin(),
 771          E = K.Members->end(); I != E; ++I)
 772       OS << ", " << (*I)->getName();
 773     return OS << " }";
 774   }
 775 }
 776
 777 // This is a simple lexicographical order that can be used to search for sets.
 778 // It is not the same as the topological order provided by TopoOrderRC.
 779 bool CodeGenRegisterClass::Key::
 780 operator<(const CodeGenRegisterClass::Key &B) const {
 781   assert(Members && B.Members);
 782   if (*Members != *B.Members)
 783     return *Members < *B.Members;
 784   if (SpillSize != B.SpillSize)
 785     return SpillSize < B.SpillSize;
 786   return SpillAlignment < B.SpillAlignment;
 787 }
 788
 789 // Returns true if RC is a strict subclass.
 790 // RC is a sub-class of this class if it is a valid replacement for any
 791 // instruction operand where a register of this classis required. It must
 792 // satisfy these conditions:
 793 //
 794 // 1. All RC registers are also in this.
 795 // 2. The RC spill size must not be smaller than our spill size.
 796 // 3. RC spill alignment must be compatible with ours.
 797 //
 798 static bool testSubClass(const CodeGenRegisterClass *A,
 799                          const CodeGenRegisterClass *B) {
 800   return A->SpillAlignment && B->SpillAlignment % A->SpillAlignment == 0 &&
 801     A->SpillSize <= B->SpillSize &&
 802     std::includes(A->getMembers().begin(), A->getMembers().end(),
 803                   B->getMembers().begin(), B->getMembers().end(),
 804                   CodeGenRegister::Less());
 805 }
 806
 807 /// Sorting predicate for register classes.  This provides a topological
 808 /// ordering that arranges all register classes before their sub-classes.
 809 ///
 810 /// Register classes with the same registers, spill size, and alignment form a
 811 /// clique.  They will be ordered alphabetically.
 812 ///
 813 static int TopoOrderRC(const void *PA, const void *PB) {
 814   const CodeGenRegisterClass *A = *(const CodeGenRegisterClass* const*)PA;
 815   const CodeGenRegisterClass *B = *(const CodeGenRegisterClass* const*)PB;
 816   if (A == B)
 817     return 0;
 818
 819   // Order by ascending spill size.
 820   if (A->SpillSize < B->SpillSize)
 821     return -1;
 822   if (A->SpillSize > B->SpillSize)
 823     return 1;
 824
 825   // Order by ascending spill alignment.
 826   if (A->SpillAlignment < B->SpillAlignment)
 827     return -1;
 828   if (A->SpillAlignment > B->SpillAlignment)
 829     return 1;
 830
 831   // Order by descending set size.  Note that the classes' allocation order may
 832   // not have been computed yet.  The Members set is always vaild.
 833   if (A->getMembers().size() > B->getMembers().size())
 834     return -1;
 835   if (A->getMembers().size() < B->getMembers().size())
 836     return 1;
 837
 838   // Finally order by name as a tie breaker.
 839   return StringRef(A->getName()).compare(B->getName());
 840 }
 841
 842 std::string CodeGenRegisterClass::getQualifiedName() const {
 843   if (Namespace.empty())
 844     return getName();
 845   else
 846     return Namespace + "::" + getName();
 847 }
 848
 849 // Compute sub-classes of all register classes.
 850 // Assume the classes are ordered topologically.
 851 void CodeGenRegisterClass::computeSubClasses(CodeGenRegBank &RegBank) {
 852   ArrayRef<CodeGenRegisterClass*> RegClasses = RegBank.getRegClasses();
 853
 854   // Visit backwards so sub-classes are seen first.
 855   for (unsigned rci = RegClasses.size(); rci; --rci) {
 856     CodeGenRegisterClass &RC = *RegClasses[rci - 1];
 857     RC.SubClasses.resize(RegClasses.size());
 858     RC.SubClasses.set(RC.EnumValue);
 859
 860     // Normally, all subclasses have IDs >= rci, unless RC is part of a clique.
 861     for (unsigned s = rci; s != RegClasses.size(); ++s) {
 862       if (RC.SubClasses.test(s))
 863         continue;
 864       CodeGenRegisterClass *SubRC = RegClasses[s];
 865       if (!testSubClass(&RC, SubRC))
 866         continue;
 867       // SubRC is a sub-class. Grap all its sub-classes so we won't have to
 868       // check them again.
 869       RC.SubClasses |= SubRC->SubClasses;
 870     }
 871
 872     // Sweep up missed clique members.  They will be immediately preceding RC.
 873     for (unsigned s = rci - 1; s && testSubClass(&RC, RegClasses[s - 1]); --s)
 874       RC.SubClasses.set(s - 1);
 875   }
 876
 877   // Compute the SuperClasses lists from the SubClasses vectors.
 878   for (unsigned rci = 0; rci != RegClasses.size(); ++rci) {
 879     const BitVector &SC = RegClasses[rci]->getSubClasses();
 880     for (int s = SC.find_first(); s >= 0; s = SC.find_next(s)) {
 881       if (unsigned(s) == rci)
 882         continue;
 883       RegClasses[s]->SuperClasses.push_back(RegClasses[rci]);
 884     }
 885   }
 886
 887   // With the class hierarchy in place, let synthesized register classes inherit
 888   // properties from their closest super-class. The iteration order here can
 889   // propagate properties down multiple levels.
 890   for (unsigned rci = 0; rci != RegClasses.size(); ++rci)
 891     if (!RegClasses[rci]->getDef())
 892       RegClasses[rci]->inheritProperties(RegBank);
 893 }
 894
 895 void
 896 CodeGenRegisterClass::getSuperRegClasses(CodeGenSubRegIndex *SubIdx,
 897                                          BitVector &Out) const {
 898   DenseMap<CodeGenSubRegIndex*,
 899            SmallPtrSet<CodeGenRegisterClass*, 8> >::const_iterator
 900     FindI = SuperRegClasses.find(SubIdx);
 901   if (FindI == SuperRegClasses.end())
 902     return;
 903   for (SmallPtrSet<CodeGenRegisterClass*, 8>::const_iterator I =
 904        FindI->second.begin(), E = FindI->second.end(); I != E; ++I)
 905     Out.set((*I)->EnumValue);
 906 }
 907
 908 // Populate a unique sorted list of units from a register set.
 909 void CodeGenRegisterClass::buildRegUnitSet(
 910   std::vector<unsigned> &RegUnits) const {
 911   std::vector<unsigned> TmpUnits;
 912   for (RegUnitIterator UnitI(Members); UnitI.isValid(); ++UnitI)
 913     TmpUnits.push_back(*UnitI);
 914   std::sort(TmpUnits.begin(), TmpUnits.end());
 915   std::unique_copy(TmpUnits.begin(), TmpUnits.end(),
 916                    std::back_inserter(RegUnits));
 917 }
 918
 919 //===----------------------------------------------------------------------===//
 920 //                               CodeGenRegBank
 921 //===----------------------------------------------------------------------===//
 922
 923 CodeGenRegBank::CodeGenRegBank(RecordKeeper &Records) {
 924   // Configure register Sets to understand register classes and tuples.
 925   Sets.addFieldExpander("RegisterClass", "MemberList");
 926   Sets.addFieldExpander("CalleeSavedRegs", "SaveList");
 927   Sets.addExpander("RegisterTuples", new TupleExpander());
 928
 929   // Read in the user-defined (named) sub-register indices.
 930   // More indices will be synthesized later.
 931   std::vector<Record*> SRIs = Records.getAllDerivedDefinitions("SubRegIndex");
 932   std::sort(SRIs.begin(), SRIs.end(), LessRecord());
 933   for (unsigned i = 0, e = SRIs.size(); i != e; ++i)
 934     getSubRegIdx(SRIs[i]);
 935   // Build composite maps from ComposedOf fields.
 936   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i)
 937     SubRegIndices[i]->updateComponents(*this);
 938
 939   // Read in the register definitions.
 940   std::vector<Record*> Regs = Records.getAllDerivedDefinitions("Register");
 941   std::sort(Regs.begin(), Regs.end(), LessRecord());
 942   Registers.reserve(Regs.size());
 943   // Assign the enumeration values.
 944   for (unsigned i = 0, e = Regs.size(); i != e; ++i)
 945     getReg(Regs[i]);
 946
 947   // Expand tuples and number the new registers.
 948   std::vector<Record*> Tups =
 949     Records.getAllDerivedDefinitions("RegisterTuples");
 950   for (unsigned i = 0, e = Tups.size(); i != e; ++i) {
 951     const std::vector<Record*> *TupRegs = Sets.expand(Tups[i]);
 952     for (unsigned j = 0, je = TupRegs->size(); j != je; ++j)
 953       getReg((*TupRegs)[j]);
 954   }
 955
 956   // Now all the registers are known. Build the object graph of explicit
 957   // register-register references.
 958   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
 959     Registers[i]->buildObjectGraph(*this);
 960
 961   // Compute register name map.
 962   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
 963     RegistersByName.GetOrCreateValue(
 964                        Registers[i]->TheDef->getValueAsString("AsmName"),
 965                        Registers[i]);
 966
 967   // Precompute all sub-register maps.
 968   // This will create Composite entries for all inferred sub-register indices.
 969   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
 970     Registers[i]->computeSubRegs(*this);
 971
 972   // Infer even more sub-registers by combining leading super-registers.
 973   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
 974     if (Registers[i]->CoveredBySubRegs)
 975       Registers[i]->computeSecondarySubRegs(*this);
 976
 977   // After the sub-register graph is complete, compute the topologically
 978   // ordered SuperRegs list.
 979   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
 980     Registers[i]->computeSuperRegs(*this);
 981
 982   // Native register units are associated with a leaf register. They've all been
 983   // discovered now.
 984   NumNativeRegUnits = RegUnits.size();
 985
 986   // Read in register class definitions.
 987   std::vector<Record*> RCs = Records.getAllDerivedDefinitions("RegisterClass");
 988   if (RCs.empty())
 989     PrintFatalError(std::string("No 'RegisterClass' subclasses defined!"));
 990
 991   // Allocate user-defined register classes.
 992   RegClasses.reserve(RCs.size());
 993   for (unsigned i = 0, e = RCs.size(); i != e; ++i)
 994     addToMaps(new CodeGenRegisterClass(*this, RCs[i]));
 995
 996   // Infer missing classes to create a full algebra.
 997   computeInferredRegisterClasses();
 998
 999   // Order register classes topologically and assign enum values.
1000   array_pod_sort(RegClasses.begin(), RegClasses.end(), TopoOrderRC);
1001   for (unsigned i = 0, e = RegClasses.size(); i != e; ++i)
1002     RegClasses[i]->EnumValue = i;
1003   CodeGenRegisterClass::computeSubClasses(*this);
1004 }
1005
1006 // Create a synthetic CodeGenSubRegIndex without a corresponding Record.
1007 CodeGenSubRegIndex*
1008 CodeGenRegBank::createSubRegIndex(StringRef Name, StringRef Namespace) {
1009   CodeGenSubRegIndex *Idx = new CodeGenSubRegIndex(Name, Namespace,
1010                                                    SubRegIndices.size() + 1);
1011   SubRegIndices.push_back(Idx);
1012   return Idx;
1013 }
1014
1015 CodeGenSubRegIndex *CodeGenRegBank::getSubRegIdx(Record *Def) {
1016   CodeGenSubRegIndex *&Idx = Def2SubRegIdx[Def];
1017   if (Idx)
1018     return Idx;
1019   Idx = new CodeGenSubRegIndex(Def, SubRegIndices.size() + 1);
1020   SubRegIndices.push_back(Idx);
1021   return Idx;
1022 }
1023
1024 CodeGenRegister *CodeGenRegBank::getReg(Record *Def) {
1025   CodeGenRegister *&Reg = Def2Reg[Def];
1026   if (Reg)
1027     return Reg;
1028   Reg = new CodeGenRegister(Def, Registers.size() + 1);
1029   Registers.push_back(Reg);
1030   return Reg;
1031 }
1032
1033 void CodeGenRegBank::addToMaps(CodeGenRegisterClass *RC) {
1034   RegClasses.push_back(RC);
1035
1036   if (Record *Def = RC->getDef())
1037     Def2RC.insert(std::make_pair(Def, RC));
1038
1039   // Duplicate classes are rejected by insert().
1040   // That's OK, we only care about the properties handled by CGRC::Key.
1041   CodeGenRegisterClass::Key K(*RC);
1042   Key2RC.insert(std::make_pair(K, RC));
1043 }
1044
1045 // Create a synthetic sub-class if it is missing.
1046 CodeGenRegisterClass*
1047 CodeGenRegBank::getOrCreateSubClass(const CodeGenRegisterClass *RC,
1048                                     const CodeGenRegister::Set *Members,
1049                                     StringRef Name) {
1050   // Synthetic sub-class has the same size and alignment as RC.
1051   CodeGenRegisterClass::Key K(Members, RC->SpillSize, RC->SpillAlignment);
1052   RCKeyMap::const_iterator FoundI = Key2RC.find(K);
1053   if (FoundI != Key2RC.end())
1054     return FoundI->second;
1055
1056   // Sub-class doesn't exist, create a new one.
1057   CodeGenRegisterClass *NewRC = new CodeGenRegisterClass(*this, Name, K);
1058   addToMaps(NewRC);
1059   return NewRC;
1060 }
1061
1062 CodeGenRegisterClass *CodeGenRegBank::getRegClass(Record *Def) {
1063   if (CodeGenRegisterClass *RC = Def2RC[Def])
1064     return RC;
1065
1066   PrintFatalError(Def->getLoc(), "Not a known RegisterClass!");
1067 }
1068
1069 CodeGenSubRegIndex*
1070 CodeGenRegBank::getCompositeSubRegIndex(CodeGenSubRegIndex *A,
1071                                         CodeGenSubRegIndex *B) {
1072   // Look for an existing entry.
1073   CodeGenSubRegIndex *Comp = A->compose(B);
1074   if (Comp)
1075     return Comp;
1076
1077   // None exists, synthesize one.
1078   std::string Name = A->getName() + "_then_" + B->getName();
1079   Comp = createSubRegIndex(Name, A->getNamespace());
1080   A->addComposite(B, Comp);
1081   return Comp;
1082 }
1083
1084 CodeGenSubRegIndex *CodeGenRegBank::
1085 getConcatSubRegIndex(const SmallVector<CodeGenSubRegIndex*, 8> &Parts) {
1086   assert(Parts.size() > 1 && "Need two parts to concatenate");
1087
1088   // Look for an existing entry.
1089   CodeGenSubRegIndex *&Idx = ConcatIdx[Parts];
1090   if (Idx)
1091     return Idx;
1092
1093   // None exists, synthesize one.
1094   std::string Name = Parts.front()->getName();
1095   // Determine whether all parts are contiguous.
1096   bool isContinuous = true;
1097   unsigned Size = Parts.front()->Size;
1098   unsigned LastOffset = Parts.front()->Offset;
1099   unsigned LastSize = Parts.front()->Size;
1100   for (unsigned i = 1, e = Parts.size(); i != e; ++i) {
1101     Name += '_';
1102     Name += Parts[i]->getName();
1103     Size += Parts[i]->Size;
1104     if (Parts[i]->Offset != (LastOffset + LastSize))
1105       isContinuous = false;
1106     LastOffset = Parts[i]->Offset;
1107     LastSize = Parts[i]->Size;
1108   }
1109   Idx = createSubRegIndex(Name, Parts.front()->getNamespace());
1110   Idx->Size = Size;
1111   Idx->Offset = isContinuous ? Parts.front()->Offset : -1;
1112   return Idx;
1113 }
1114
1115 void CodeGenRegBank::computeComposites() {
1116   // Keep track of TopoSigs visited. We only need to visit each TopoSig once,
1117   // and many registers will share TopoSigs on regular architectures.
1118   BitVector TopoSigs(getNumTopoSigs());
1119
1120   for (unsigned i = 0, e = Registers.size(); i != e; ++i) {
1121     CodeGenRegister *Reg1 = Registers[i];
1122
1123     // Skip identical subreg structures already processed.
1124     if (TopoSigs.test(Reg1->getTopoSig()))
1125       continue;
1126     TopoSigs.set(Reg1->getTopoSig());
1127
1128     const CodeGenRegister::SubRegMap &SRM1 = Reg1->getSubRegs();
1129     for (CodeGenRegister::SubRegMap::const_iterator i1 = SRM1.begin(),
1130          e1 = SRM1.end(); i1 != e1; ++i1) {
1131       CodeGenSubRegIndex *Idx1 = i1->first;
1132       CodeGenRegister *Reg2 = i1->second;
1133       // Ignore identity compositions.
1134       if (Reg1 == Reg2)
1135         continue;
1136       const CodeGenRegister::SubRegMap &SRM2 = Reg2->getSubRegs();
1137       // Try composing Idx1 with another SubRegIndex.
1138       for (CodeGenRegister::SubRegMap::const_iterator i2 = SRM2.begin(),
1139            e2 = SRM2.end(); i2 != e2; ++i2) {
1140         CodeGenSubRegIndex *Idx2 = i2->first;
1141         CodeGenRegister *Reg3 = i2->second;
1142         // Ignore identity compositions.
1143         if (Reg2 == Reg3)
1144           continue;
1145         // OK Reg1:IdxPair == Reg3. Find the index with Reg:Idx == Reg3.
1146         CodeGenSubRegIndex *Idx3 = Reg1->getSubRegIndex(Reg3);
1147         assert(Idx3 && "Sub-register doesn't have an index");
1148
1149         // Conflicting composition? Emit a warning but allow it.
1150         if (CodeGenSubRegIndex *Prev = Idx1->addComposite(Idx2, Idx3))
1151           PrintWarning(Twine("SubRegIndex ") + Idx1->getQualifiedName() +
1152                        " and " + Idx2->getQualifiedName() +
1153                        " compose ambiguously as " + Prev->getQualifiedName() +
1154                        " or " + Idx3->getQualifiedName());
1155       }
1156     }
1157   }
1158 }
1159
1160 // Compute lane masks. This is similar to register units, but at the
1161 // sub-register index level. Each bit in the lane mask is like a register unit
1162 // class, and two lane masks will have a bit in common if two sub-register
1163 // indices overlap in some register.
1164 //
1165 // Conservatively share a lane mask bit if two sub-register indices overlap in
1166 // some registers, but not in others. That shouldn't happen a lot.
1167 void CodeGenRegBank::computeSubRegIndexLaneMasks() {
1168   // First assign individual bits to all the leaf indices.
1169   unsigned Bit = 0;
1170   // Determine mask of lanes that cover their registers.
1171   CoveringLanes = ~0u;
1172   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
1173     CodeGenSubRegIndex *Idx = SubRegIndices[i];
1174     if (Idx->getComposites().empty()) {
1175       Idx->LaneMask = 1u << Bit;
1176       // Share bit 31 in the unlikely case there are more than 32 leafs.
1177       //
1178       // Sharing bits is harmless; it allows graceful degradation in targets
1179       // with more than 32 vector lanes. They simply get a limited resolution
1180       // view of lanes beyond the 32nd.
1181       //
1182       // See also the comment for getSubRegIndexLaneMask().
1183       if (Bit < 31)
1184         ++Bit;
1185       else
1186         // Once bit 31 is shared among multiple leafs, the 'lane' it represents
1187         // is no longer covering its registers.
1188         CoveringLanes &= ~(1u << Bit);
1189     } else {
1190       Idx->LaneMask = 0;
1191     }
1192   }
1193
1194   // FIXME: What if ad-hoc aliasing introduces overlaps that aren't represented
1195   // by the sub-register graph? This doesn't occur in any known targets.
1196
1197   // Inherit lanes from composites.
1198   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
1199     unsigned Mask = SubRegIndices[i]->computeLaneMask();
1200     // If some super-registers without CoveredBySubRegs use this index, we can
1201     // no longer assume that the lanes are covering their registers.
1202     if (!SubRegIndices[i]->AllSuperRegsCovered)
1203       CoveringLanes &= ~Mask;
1204   }
1205 }
1206
1207 namespace {
1208 // UberRegSet is a helper class for computeRegUnitWeights. Each UberRegSet is
1209 // the transitive closure of the union of overlapping register
1210 // classes. Together, the UberRegSets form a partition of the registers. If we
1211 // consider overlapping register classes to be connected, then each UberRegSet
1212 // is a set of connected components.
1213 //
1214 // An UberRegSet will likely be a horizontal slice of register names of
1215 // the same width. Nontrivial subregisters should then be in a separate
1216 // UberRegSet. But this property isn't required for valid computation of
1217 // register unit weights.
1218 //
1219 // A Weight field caches the max per-register unit weight in each UberRegSet.
1220 //
1221 // A set of SingularDeterminants flags single units of some register in this set
1222 // for which the unit weight equals the set weight. These units should not have
1223 // their weight increased.
1224 struct UberRegSet {
1225   CodeGenRegister::Set Regs;
1226   unsigned Weight;
1227   CodeGenRegister::RegUnitList SingularDeterminants;
1228
1229   UberRegSet(): Weight(0) {}
1230 };
1231 } // namespace
1232
1233 // Partition registers into UberRegSets, where each set is the transitive
1234 // closure of the union of overlapping register classes.
1235 //
1236 // UberRegSets[0] is a special non-allocatable set.
1237 static void computeUberSets(std::vector<UberRegSet> &UberSets,
1238                             std::vector<UberRegSet*> &RegSets,
1239                             CodeGenRegBank &RegBank) {
1240
1241   const std::vector<CodeGenRegister*> &Registers = RegBank.getRegisters();
1242
1243   // The Register EnumValue is one greater than its index into Registers.
1244   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
1245          "register enum value mismatch");
1246
1247   // For simplicitly make the SetID the same as EnumValue.
1248   IntEqClasses UberSetIDs(Registers.size()+1);
1249   std::set<unsigned> AllocatableRegs;
1250   for (unsigned i = 0, e = RegBank.getRegClasses().size(); i != e; ++i) {
1251
1252     CodeGenRegisterClass *RegClass = RegBank.getRegClasses()[i];
1253     if (!RegClass->Allocatable)
1254       continue;
1255
1256     const CodeGenRegister::Set &Regs = RegClass->getMembers();
1257     if (Regs.empty())
1258       continue;
1259
1260     unsigned USetID = UberSetIDs.findLeader((*Regs.begin())->EnumValue);
1261     assert(USetID && "register number 0 is invalid");
1262
1263     AllocatableRegs.insert((*Regs.begin())->EnumValue);
1264     for (CodeGenRegister::Set::const_iterator I = llvm::next(Regs.begin()),
1265            E = Regs.end(); I != E; ++I) {
1266       AllocatableRegs.insert((*I)->EnumValue);
1267       UberSetIDs.join(USetID, (*I)->EnumValue);
1268     }
1269   }
1270   // Combine non-allocatable regs.
1271   for (unsigned i = 0, e = Registers.size(); i != e; ++i) {
1272     unsigned RegNum = Registers[i]->EnumValue;
1273     if (AllocatableRegs.count(RegNum))
1274       continue;
1275
1276     UberSetIDs.join(0, RegNum);
1277   }
1278   UberSetIDs.compress();
1279
1280   // Make the first UberSet a special unallocatable set.
1281   unsigned ZeroID = UberSetIDs[0];
1282
1283   // Insert Registers into the UberSets formed by union-find.
1284   // Do not resize after this.
1285   UberSets.resize(UberSetIDs.getNumClasses());
1286   for (unsigned i = 0, e = Registers.size(); i != e; ++i) {
1287     const CodeGenRegister *Reg = Registers[i];
1288     unsigned USetID = UberSetIDs[Reg->EnumValue];
1289     if (!USetID)
1290       USetID = ZeroID;
1291     else if (USetID == ZeroID)
1292       USetID = 0;
1293
1294     UberRegSet *USet = &UberSets[USetID];
1295     USet->Regs.insert(Reg);
1296     RegSets[i] = USet;
1297   }
1298 }
1299
1300 // Recompute each UberSet weight after changing unit weights.
1301 static void computeUberWeights(std::vector<UberRegSet> &UberSets,
1302                                CodeGenRegBank &RegBank) {
1303   // Skip the first unallocatable set.
1304   for (std::vector<UberRegSet>::iterator I = llvm::next(UberSets.begin()),
1305          E = UberSets.end(); I != E; ++I) {
1306
1307     // Initialize all unit weights in this set, and remember the max units/reg.
1308     const CodeGenRegister *Reg = 0;
1309     unsigned MaxWeight = 0, Weight = 0;
1310     for (RegUnitIterator UnitI(I->Regs); UnitI.isValid(); ++UnitI) {
1311       if (Reg != UnitI.getReg()) {
1312         if (Weight > MaxWeight)
1313           MaxWeight = Weight;
1314         Reg = UnitI.getReg();
1315         Weight = 0;
1316       }
1317       unsigned UWeight = RegBank.getRegUnit(*UnitI).Weight;
1318       if (!UWeight) {
1319         UWeight = 1;
1320         RegBank.increaseRegUnitWeight(*UnitI, UWeight);
1321       }
1322       Weight += UWeight;
1323     }
1324     if (Weight > MaxWeight)
1325       MaxWeight = Weight;
1326
1327     // Update the set weight.
1328     I->Weight = MaxWeight;
1329
1330     // Find singular determinants.
1331     for (CodeGenRegister::Set::iterator RegI = I->Regs.begin(),
1332            RegE = I->Regs.end(); RegI != RegE; ++RegI) {
1333       if ((*RegI)->getRegUnits().size() == 1
1334           && (*RegI)->getWeight(RegBank) == I->Weight)
1335         mergeRegUnits(I->SingularDeterminants, (*RegI)->getRegUnits());
1336     }
1337   }
1338 }
1339
1340 // normalizeWeight is a computeRegUnitWeights helper that adjusts the weight of
1341 // a register and its subregisters so that they have the same weight as their
1342 // UberSet. Self-recursion processes the subregister tree in postorder so
1343 // subregisters are normalized first.
1344 //
1345 // Side effects:
1346 // - creates new adopted register units
1347 // - causes superregisters to inherit adopted units
1348 // - increases the weight of "singular" units
1349 // - induces recomputation of UberWeights.
1350 static bool normalizeWeight(CodeGenRegister *Reg,
1351                             std::vector<UberRegSet> &UberSets,
1352                             std::vector<UberRegSet*> &RegSets,
1353                             std::set<unsigned> &NormalRegs,
1354                             CodeGenRegister::RegUnitList &NormalUnits,
1355                             CodeGenRegBank &RegBank) {
1356   bool Changed = false;
1357   if (!NormalRegs.insert(Reg->EnumValue).second)
1358     return Changed;
1359
1360   const CodeGenRegister::SubRegMap &SRM = Reg->getSubRegs();
1361   for (CodeGenRegister::SubRegMap::const_iterator SRI = SRM.begin(),
1362          SRE = SRM.end(); SRI != SRE; ++SRI) {
1363     if (SRI->second == Reg)
1364       continue; // self-cycles happen
1365
1366     Changed |= normalizeWeight(SRI->second, UberSets, RegSets,
1367                                NormalRegs, NormalUnits, RegBank);
1368   }
1369   // Postorder register normalization.
1370
1371   // Inherit register units newly adopted by subregisters.
1372   if (Reg->inheritRegUnits(RegBank))
1373     computeUberWeights(UberSets, RegBank);
1374
1375   // Check if this register is too skinny for its UberRegSet.
1376   UberRegSet *UberSet = RegSets[RegBank.getRegIndex(Reg)];
1377
1378   unsigned RegWeight = Reg->getWeight(RegBank);
1379   if (UberSet->Weight > RegWeight) {
1380     // A register unit's weight can be adjusted only if it is the singular unit
1381     // for this register, has not been used to normalize a subregister's set,
1382     // and has not already been used to singularly determine this UberRegSet.
1383     unsigned AdjustUnit = Reg->getRegUnits().front();
1384     if (Reg->getRegUnits().size() != 1
1385         || hasRegUnit(NormalUnits, AdjustUnit)
1386         || hasRegUnit(UberSet->SingularDeterminants, AdjustUnit)) {
1387       // We don't have an adjustable unit, so adopt a new one.
1388       AdjustUnit = RegBank.newRegUnit(UberSet->Weight - RegWeight);
1389       Reg->adoptRegUnit(AdjustUnit);
1390       // Adopting a unit does not immediately require recomputing set weights.
1391     }
1392     else {
1393       // Adjust the existing single unit.
1394       RegBank.increaseRegUnitWeight(AdjustUnit, UberSet->Weight - RegWeight);
1395       // The unit may be shared among sets and registers within this set.
1396       computeUberWeights(UberSets, RegBank);
1397     }
1398     Changed = true;
1399   }
1400
1401   // Mark these units normalized so superregisters can't change their weights.
1402   mergeRegUnits(NormalUnits, Reg->getRegUnits());
1403
1404   return Changed;
1405 }
1406
1407 // Compute a weight for each register unit created during getSubRegs.
1408 //
1409 // The goal is that two registers in the same class will have the same weight,
1410 // where each register's weight is defined as sum of its units' weights.
1411 void CodeGenRegBank::computeRegUnitWeights() {
1412   std::vector<UberRegSet> UberSets;
1413   std::vector<UberRegSet*> RegSets(Registers.size());
1414   computeUberSets(UberSets, RegSets, *this);
1415   // UberSets and RegSets are now immutable.
1416
1417   computeUberWeights(UberSets, *this);
1418
1419   // Iterate over each Register, normalizing the unit weights until reaching
1420   // a fix point.
1421   unsigned NumIters = 0;
1422   for (bool Changed = true; Changed; ++NumIters) {
1423     assert(NumIters <= NumNativeRegUnits && "Runaway register unit weights");
1424     Changed = false;
1425     for (unsigned i = 0, e = Registers.size(); i != e; ++i) {
1426       CodeGenRegister::RegUnitList NormalUnits;
1427       std::set<unsigned> NormalRegs;
1428       Changed |= normalizeWeight(Registers[i], UberSets, RegSets,
1429                                  NormalRegs, NormalUnits, *this);
1430     }
1431   }
1432 }
1433
1434 // Find a set in UniqueSets with the same elements as Set.
1435 // Return an iterator into UniqueSets.
1436 static std::vector<RegUnitSet>::const_iterator
1437 findRegUnitSet(const std::vector<RegUnitSet> &UniqueSets,
1438                const RegUnitSet &Set) {
1439   std::vector<RegUnitSet>::const_iterator
1440     I = UniqueSets.begin(), E = UniqueSets.end();
1441   for(;I != E; ++I) {
1442     if (I->Units == Set.Units)
1443       break;
1444   }
1445   return I;
1446 }
1447
1448 // Return true if the RUSubSet is a subset of RUSuperSet.
1449 static bool isRegUnitSubSet(const std::vector<unsigned> &RUSubSet,
1450                             const std::vector<unsigned> &RUSuperSet) {
1451   return std::includes(RUSuperSet.begin(), RUSuperSet.end(),
1452                        RUSubSet.begin(), RUSubSet.end());
1453 }
1454
1455 // Iteratively prune unit sets.
1456 void CodeGenRegBank::pruneUnitSets() {
1457   assert(RegClassUnitSets.empty() && "this invalidates RegClassUnitSets");
1458
1459   // Form an equivalence class of UnitSets with no significant difference.
1460   std::vector<unsigned> SuperSetIDs;
1461   for (unsigned SubIdx = 0, EndIdx = RegUnitSets.size();
1462        SubIdx != EndIdx; ++SubIdx) {
1463     const RegUnitSet &SubSet = RegUnitSets[SubIdx];
1464     unsigned SuperIdx = 0;
1465     for (; SuperIdx != EndIdx; ++SuperIdx) {
1466       if (SuperIdx == SubIdx)
1467         continue;
1468
1469       const RegUnitSet &SuperSet = RegUnitSets[SuperIdx];
1470       if (isRegUnitSubSet(SubSet.Units, SuperSet.Units)
1471           && (SubSet.Units.size() + 3 > SuperSet.Units.size())) {
1472         break;
1473       }
1474     }
1475     if (SuperIdx == EndIdx)
1476       SuperSetIDs.push_back(SubIdx);
1477   }
1478   // Populate PrunedUnitSets with each equivalence class's superset.
1479   std::vector<RegUnitSet> PrunedUnitSets(SuperSetIDs.size());
1480   for (unsigned i = 0, e = SuperSetIDs.size(); i != e; ++i) {
1481     unsigned SuperIdx = SuperSetIDs[i];
1482     PrunedUnitSets[i].Name = RegUnitSets[SuperIdx].Name;
1483     PrunedUnitSets[i].Units.swap(RegUnitSets[SuperIdx].Units);
1484   }
1485   RegUnitSets.swap(PrunedUnitSets);
1486 }
1487
1488 // Create a RegUnitSet for each RegClass that contains all units in the class
1489 // including adopted units that are necessary to model register pressure. Then
1490 // iteratively compute RegUnitSets such that the union of any two overlapping
1491 // RegUnitSets is repreresented.
1492 //
1493 // RegisterInfoEmitter will map each RegClass to its RegUnitClass and any
1494 // RegUnitSet that is a superset of that RegUnitClass.
1495 void CodeGenRegBank::computeRegUnitSets() {
1496
1497   // Compute a unique RegUnitSet for each RegClass.
1498   const ArrayRef<CodeGenRegisterClass*> &RegClasses = getRegClasses();
1499   unsigned NumRegClasses = RegClasses.size();
1500   for (unsigned RCIdx = 0, RCEnd = NumRegClasses; RCIdx != RCEnd; ++RCIdx) {
1501     if (!RegClasses[RCIdx]->Allocatable)
1502       continue;
1503
1504     // Speculatively grow the RegUnitSets to hold the new set.
1505     RegUnitSets.resize(RegUnitSets.size() + 1);
1506     RegUnitSets.back().Name = RegClasses[RCIdx]->getName();
1507
1508     // Compute a sorted list of units in this class.
1509     RegClasses[RCIdx]->buildRegUnitSet(RegUnitSets.back().Units);
1510
1511     // Find an existing RegUnitSet.
1512     std::vector<RegUnitSet>::const_iterator SetI =
1513       findRegUnitSet(RegUnitSets, RegUnitSets.back());
1514     if (SetI != llvm::prior(RegUnitSets.end()))
1515       RegUnitSets.pop_back();
1516   }
1517
1518   // Iteratively prune unit sets.
1519   pruneUnitSets();
1520
1521   // Iterate over all unit sets, including new ones added by this loop.
1522   unsigned NumRegUnitSubSets = RegUnitSets.size();
1523   for (unsigned Idx = 0, EndIdx = RegUnitSets.size(); Idx != EndIdx; ++Idx) {
1524     // In theory, this is combinatorial. In practice, it needs to be bounded
1525     // by a small number of sets for regpressure to be efficient.
1526     // If the assert is hit, we need to implement pruning.
1527     assert(Idx < (2*NumRegUnitSubSets) && "runaway unit set inference");
1528
1529     // Compare new sets with all original classes.
1530     for (unsigned SearchIdx = (Idx >= NumRegUnitSubSets) ? 0 : Idx+1;
1531          SearchIdx != EndIdx; ++SearchIdx) {
1532       std::set<unsigned> Intersection;
1533       std::set_intersection(RegUnitSets[Idx].Units.begin(),
1534                             RegUnitSets[Idx].Units.end(),
1535                             RegUnitSets[SearchIdx].Units.begin(),
1536                             RegUnitSets[SearchIdx].Units.end(),
1537                             std::inserter(Intersection, Intersection.begin()));
1538       if (Intersection.empty())
1539         continue;
1540
1541       // Speculatively grow the RegUnitSets to hold the new set.
1542       RegUnitSets.resize(RegUnitSets.size() + 1);
1543       RegUnitSets.back().Name =
1544         RegUnitSets[Idx].Name + "+" + RegUnitSets[SearchIdx].Name;
1545
1546       std::set_union(RegUnitSets[Idx].Units.begin(),
1547                      RegUnitSets[Idx].Units.end(),
1548                      RegUnitSets[SearchIdx].Units.begin(),
1549                      RegUnitSets[SearchIdx].Units.end(),
1550                      std::inserter(RegUnitSets.back().Units,
1551                                    RegUnitSets.back().Units.begin()));
1552
1553       // Find an existing RegUnitSet, or add the union to the unique sets.
1554       std::vector<RegUnitSet>::const_iterator SetI =
1555         findRegUnitSet(RegUnitSets, RegUnitSets.back());
1556       if (SetI != llvm::prior(RegUnitSets.end()))
1557         RegUnitSets.pop_back();
1558     }
1559   }
1560
1561   // Iteratively prune unit sets after inferring supersets.
1562   pruneUnitSets();
1563
1564   // For each register class, list the UnitSets that are supersets.
1565   RegClassUnitSets.resize(NumRegClasses);
1566   for (unsigned RCIdx = 0, RCEnd = NumRegClasses; RCIdx != RCEnd; ++RCIdx) {
1567     if (!RegClasses[RCIdx]->Allocatable)
1568       continue;
1569
1570     // Recompute the sorted list of units in this class.
1571     std::vector<unsigned> RegUnits;
1572     RegClasses[RCIdx]->buildRegUnitSet(RegUnits);
1573
1574     // Don't increase pressure for unallocatable regclasses.
1575     if (RegUnits.empty())
1576       continue;
1577
1578     // Find all supersets.
1579     for (unsigned USIdx = 0, USEnd = RegUnitSets.size();
1580          USIdx != USEnd; ++USIdx) {
1581       if (isRegUnitSubSet(RegUnits, RegUnitSets[USIdx].Units))
1582         RegClassUnitSets[RCIdx].push_back(USIdx);
1583     }
1584     assert(!RegClassUnitSets[RCIdx].empty() && "missing unit set for regclass");
1585   }
1586
1587   // For each register unit, ensure that we have the list of UnitSets that
1588   // contain the unit. Normally, this matches an existing list of UnitSets for a
1589   // register class. If not, we create a new entry in RegClassUnitSets as a
1590   // "fake" register class.
1591   for (unsigned UnitIdx = 0, UnitEnd = NumNativeRegUnits;
1592        UnitIdx < UnitEnd; ++UnitIdx) {
1593     std::vector<unsigned> RUSets;
1594     for (unsigned i = 0, e = RegUnitSets.size(); i != e; ++i) {
1595       RegUnitSet &RUSet = RegUnitSets[i];
1596       if (std::find(RUSet.Units.begin(), RUSet.Units.end(), UnitIdx)
1597           == RUSet.Units.end())
1598         continue;
1599       RUSets.push_back(i);
1600     }
1601     unsigned RCUnitSetsIdx = 0;
1602     for (unsigned e = RegClassUnitSets.size();
1603          RCUnitSetsIdx != e; ++RCUnitSetsIdx) {
1604       if (RegClassUnitSets[RCUnitSetsIdx] == RUSets) {
1605         break;
1606       }
1607     }
1608     RegUnits[UnitIdx].RegClassUnitSetsIdx = RCUnitSetsIdx;
1609     if (RCUnitSetsIdx == RegClassUnitSets.size()) {
1610       // Create a new list of UnitSets as a "fake" register class.
1611       RegClassUnitSets.resize(RCUnitSetsIdx + 1);
1612       RegClassUnitSets[RCUnitSetsIdx].swap(RUSets);
1613     }
1614   }
1615 }
1616
1617 void CodeGenRegBank::computeDerivedInfo() {
1618   computeComposites();
1619   computeSubRegIndexLaneMasks();
1620
1621   // Compute a weight for each register unit created during getSubRegs.
1622   // This may create adopted register units (with unit # >= NumNativeRegUnits).
1623   computeRegUnitWeights();
1624
1625   // Compute a unique set of RegUnitSets. One for each RegClass and inferred
1626   // supersets for the union of overlapping sets.
1627   computeRegUnitSets();
1628 }
1629
1630 //
1631 // Synthesize missing register class intersections.
1632 //
1633 // Make sure that sub-classes of RC exists such that getCommonSubClass(RC, X)
1634 // returns a maximal register class for all X.
1635 //
1636 void CodeGenRegBank::inferCommonSubClass(CodeGenRegisterClass *RC) {
1637   for (unsigned rci = 0, rce = RegClasses.size(); rci != rce; ++rci) {
1638     CodeGenRegisterClass *RC1 = RC;
1639     CodeGenRegisterClass *RC2 = RegClasses[rci];
1640     if (RC1 == RC2)
1641       continue;
1642
1643     // Compute the set intersection of RC1 and RC2.
1644     const CodeGenRegister::Set &Memb1 = RC1->getMembers();
1645     const CodeGenRegister::Set &Memb2 = RC2->getMembers();
1646     CodeGenRegister::Set Intersection;
1647     std::set_intersection(Memb1.begin(), Memb1.end(),
1648                           Memb2.begin(), Memb2.end(),
1649                           std::inserter(Intersection, Intersection.begin()),
1650                           CodeGenRegister::Less());
1651
1652     // Skip disjoint class pairs.
1653     if (Intersection.empty())
1654       continue;
1655
1656     // If RC1 and RC2 have different spill sizes or alignments, use the
1657     // larger size for sub-classing.  If they are equal, prefer RC1.
1658     if (RC2->SpillSize > RC1->SpillSize ||
1659         (RC2->SpillSize == RC1->SpillSize &&
1660          RC2->SpillAlignment > RC1->SpillAlignment))
1661       std::swap(RC1, RC2);
1662
1663     getOrCreateSubClass(RC1, &Intersection,
1664                         RC1->getName() + "_and_" + RC2->getName());
1665   }
1666 }
1667
1668 //
1669 // Synthesize missing sub-classes for getSubClassWithSubReg().
1670 //
1671 // Make sure that the set of registers in RC with a given SubIdx sub-register
1672 // form a register class.  Update RC->SubClassWithSubReg.
1673 //
1674 void CodeGenRegBank::inferSubClassWithSubReg(CodeGenRegisterClass *RC) {
1675   // Map SubRegIndex to set of registers in RC supporting that SubRegIndex.
1676   typedef std::map<CodeGenSubRegIndex*, CodeGenRegister::Set,
1677                    CodeGenSubRegIndex::Less> SubReg2SetMap;
1678
1679   // Compute the set of registers supporting each SubRegIndex.
1680   SubReg2SetMap SRSets;
1681   for (CodeGenRegister::Set::const_iterator RI = RC->getMembers().begin(),
1682        RE = RC->getMembers().end(); RI != RE; ++RI) {
1683     const CodeGenRegister::SubRegMap &SRM = (*RI)->getSubRegs();
1684     for (CodeGenRegister::SubRegMap::const_iterator I = SRM.begin(),
1685          E = SRM.end(); I != E; ++I)
1686       SRSets[I->first].insert(*RI);
1687   }
1688
1689   // Find matching classes for all SRSets entries.  Iterate in SubRegIndex
1690   // numerical order to visit synthetic indices last.
1691   for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1692     CodeGenSubRegIndex *SubIdx = SubRegIndices[sri];
1693     SubReg2SetMap::const_iterator I = SRSets.find(SubIdx);
1694     // Unsupported SubRegIndex. Skip it.
1695     if (I == SRSets.end())
1696       continue;
1697     // In most cases, all RC registers support the SubRegIndex.
1698     if (I->second.size() == RC->getMembers().size()) {
1699       RC->setSubClassWithSubReg(SubIdx, RC);
1700       continue;
1701     }
1702     // This is a real subset.  See if we have a matching class.
1703     CodeGenRegisterClass *SubRC =
1704       getOrCreateSubClass(RC, &I->second,
1705                           RC->getName() + "_with_" + I->first->getName());
1706     RC->setSubClassWithSubReg(SubIdx, SubRC);
1707   }
1708 }
1709
1710 //
1711 // Synthesize missing sub-classes of RC for getMatchingSuperRegClass().
1712 //
1713 // Create sub-classes of RC such that getMatchingSuperRegClass(RC, SubIdx, X)
1714 // has a maximal result for any SubIdx and any X >= FirstSubRegRC.
1715 //
1716
1717 void CodeGenRegBank::inferMatchingSuperRegClass(CodeGenRegisterClass *RC,
1718                                                 unsigned FirstSubRegRC) {
1719   SmallVector<std::pair<const CodeGenRegister*,
1720                         const CodeGenRegister*>, 16> SSPairs;
1721   BitVector TopoSigs(getNumTopoSigs());
1722
1723   // Iterate in SubRegIndex numerical order to visit synthetic indices last.
1724   for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
1725     CodeGenSubRegIndex *SubIdx = SubRegIndices[sri];
1726     // Skip indexes that aren't fully supported by RC's registers. This was
1727     // computed by inferSubClassWithSubReg() above which should have been
1728     // called first.
1729     if (RC->getSubClassWithSubReg(SubIdx) != RC)
1730       continue;
1731
1732     // Build list of (Super, Sub) pairs for this SubIdx.
1733     SSPairs.clear();
1734     TopoSigs.reset();
1735     for (CodeGenRegister::Set::const_iterator RI = RC->getMembers().begin(),
1736          RE = RC->getMembers().end(); RI != RE; ++RI) {
1737       const CodeGenRegister *Super = *RI;
1738       const CodeGenRegister *Sub = Super->getSubRegs().find(SubIdx)->second;
1739       assert(Sub && "Missing sub-register");
1740       SSPairs.push_back(std::make_pair(Super, Sub));
1741       TopoSigs.set(Sub->getTopoSig());
1742     }
1743
1744     // Iterate over sub-register class candidates.  Ignore classes created by
1745     // this loop. They will never be useful.
1746     for (unsigned rci = FirstSubRegRC, rce = RegClasses.size(); rci != rce;
1747          ++rci) {
1748       CodeGenRegisterClass *SubRC = RegClasses[rci];
1749       // Topological shortcut: SubRC members have the wrong shape.
1750       if (!TopoSigs.anyCommon(SubRC->getTopoSigs()))
1751         continue;
1752       // Compute the subset of RC that maps into SubRC.
1753       CodeGenRegister::Set SubSet;
1754       for (unsigned i = 0, e = SSPairs.size(); i != e; ++i)
1755         if (SubRC->contains(SSPairs[i].second))
1756           SubSet.insert(SSPairs[i].first);
1757       if (SubSet.empty())
1758         continue;
1759       // RC injects completely into SubRC.
1760       if (SubSet.size() == SSPairs.size()) {
1761         SubRC->addSuperRegClass(SubIdx, RC);
1762         continue;
1763       }
1764       // Only a subset of RC maps into SubRC. Make sure it is represented by a
1765       // class.
1766       getOrCreateSubClass(RC, &SubSet, RC->getName() +
1767                           "_with_" + SubIdx->getName() +
1768                           "_in_" + SubRC->getName());
1769     }
1770   }
1771 }
1772
1773
1774 //
1775 // Infer missing register classes.
1776 //
1777 void CodeGenRegBank::computeInferredRegisterClasses() {
1778   // When this function is called, the register classes have not been sorted
1779   // and assigned EnumValues yet.  That means getSubClasses(),
1780   // getSuperClasses(), and hasSubClass() functions are defunct.
1781   unsigned FirstNewRC = RegClasses.size();
1782
1783   // Visit all register classes, including the ones being added by the loop.
1784   for (unsigned rci = 0; rci != RegClasses.size(); ++rci) {
1785     CodeGenRegisterClass *RC = RegClasses[rci];
1786
1787     // Synthesize answers for getSubClassWithSubReg().
1788     inferSubClassWithSubReg(RC);
1789
1790     // Synthesize answers for getCommonSubClass().
1791     inferCommonSubClass(RC);
1792
1793     // Synthesize answers for getMatchingSuperRegClass().
1794     inferMatchingSuperRegClass(RC);
1795
1796     // New register classes are created while this loop is running, and we need
1797     // to visit all of them.  I  particular, inferMatchingSuperRegClass needs
1798     // to match old super-register classes with sub-register classes created
1799     // after inferMatchingSuperRegClass was called.  At this point,
1800     // inferMatchingSuperRegClass has checked SuperRC = [0..rci] with SubRC =
1801     // [0..FirstNewRC).  We need to cover SubRC = [FirstNewRC..rci].
1802     if (rci + 1 == FirstNewRC) {
1803       unsigned NextNewRC = RegClasses.size();
1804       for (unsigned rci2 = 0; rci2 != FirstNewRC; ++rci2)
1805         inferMatchingSuperRegClass(RegClasses[rci2], FirstNewRC);
1806       FirstNewRC = NextNewRC;
1807     }
1808   }
1809 }
1810
1811 /// getRegisterClassForRegister - Find the register class that contains the
1812 /// specified physical register.  If the register is not in a register class,
1813 /// return null. If the register is in multiple classes, and the classes have a
1814 /// superset-subset relationship and the same set of types, return the
1815 /// superclass.  Otherwise return null.
1816 const CodeGenRegisterClass*
1817 CodeGenRegBank::getRegClassForRegister(Record *R) {
1818   const CodeGenRegister *Reg = getReg(R);
1819   ArrayRef<CodeGenRegisterClass*> RCs = getRegClasses();
1820   const CodeGenRegisterClass *FoundRC = 0;
1821   for (unsigned i = 0, e = RCs.size(); i != e; ++i) {
1822     const CodeGenRegisterClass &RC = *RCs[i];
1823     if (!RC.contains(Reg))
1824       continue;
1825
1826     // If this is the first class that contains the register,
1827     // make a note of it and go on to the next class.
1828     if (!FoundRC) {
1829       FoundRC = &RC;
1830       continue;
1831     }
1832
1833     // If a register's classes have different types, return null.
1834     if (RC.getValueTypes() != FoundRC->getValueTypes())
1835       return 0;
1836
1837     // Check to see if the previously found class that contains
1838     // the register is a subclass of the current class. If so,
1839     // prefer the superclass.
1840     if (RC.hasSubClass(FoundRC)) {
1841       FoundRC = &RC;
1842       continue;
1843     }
1844
1845     // Check to see if the previously found class that contains
1846     // the register is a superclass of the current class. If so,
1847     // prefer the superclass.
1848     if (FoundRC->hasSubClass(&RC))
1849       continue;
1850
1851     // Multiple classes, and neither is a superclass of the other.
1852     // Return null.
1853     return 0;
1854   }
1855   return FoundRC;
1856 }
1857
1858 BitVector CodeGenRegBank::computeCoveredRegisters(ArrayRef<Record*> Regs) {
1859   SetVector<const CodeGenRegister*> Set;
1860
1861   // First add Regs with all sub-registers.
1862   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
1863     CodeGenRegister *Reg = getReg(Regs[i]);
1864     if (Set.insert(Reg))
1865       // Reg is new, add all sub-registers.
1866       // The pre-ordering is not important here.
1867       Reg->addSubRegsPreOrder(Set, *this);
1868   }
1869
1870   // Second, find all super-registers that are completely covered by the set.
1871   for (unsigned i = 0; i != Set.size(); ++i) {
1872     const CodeGenRegister::SuperRegList &SR = Set[i]->getSuperRegs();
1873     for (unsigned j = 0, e = SR.size(); j != e; ++j) {
1874       const CodeGenRegister *Super = SR[j];
1875       if (!Super->CoveredBySubRegs || Set.count(Super))
1876         continue;
1877       // This new super-register is covered by its sub-registers.
1878       bool AllSubsInSet = true;
1879       const CodeGenRegister::SubRegMap &SRM = Super->getSubRegs();
1880       for (CodeGenRegister::SubRegMap::const_iterator I = SRM.begin(),
1881              E = SRM.end(); I != E; ++I)
1882         if (!Set.count(I->second)) {
1883           AllSubsInSet = false;
1884           break;
1885         }
1886       // All sub-registers in Set, add Super as well.
1887       // We will visit Super later to recheck its super-registers.
1888       if (AllSubsInSet)
1889         Set.insert(Super);
1890     }
1891   }
1892
1893   // Convert to BitVector.
1894   BitVector BV(Registers.size() + 1);
1895   for (unsigned i = 0, e = Set.size(); i != e; ++i)
1896     BV.set(Set[i]->EnumValue);
1897   return BV;
1898 }