utils/TableGen/InstrInfoEmitter.cpp

   1 //===- InstrInfoEmitter.cpp - Generate a Instruction Set Desc. ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of the target
  11 // instruction set for the code generator.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "InstrInfoEmitter.h"
  16 #include "CodeGenTarget.h"
  17 #include "Record.h"
  18 #include <algorithm>
  19 #include <iostream>
  20 using namespace llvm;
  21
  22 void InstrInfoEmitter::printDefList(const std::vector<Record*> &Uses,
  23                                     unsigned Num, std::ostream &OS) const {
  24   OS << "static const unsigned ImplicitList" << Num << "[] = { ";
  25   for (unsigned i = 0, e = Uses.size(); i != e; ++i)
  26     OS << getQualifiedName(Uses[i]) << ", ";
  27   OS << "0 };\n";
  28 }
  29
  30 //===----------------------------------------------------------------------===//
  31 // Instruction Itinerary Information.
  32 //===----------------------------------------------------------------------===//
  33
  34 struct RecordNameComparator {
  35   bool operator()(const Record *Rec1, const Record *Rec2) const {
  36     return Rec1->getName() < Rec2->getName();
  37   }
  38 };
  39
  40 void InstrInfoEmitter::GatherItinClasses() {
  41   std::vector<Record*> DefList =
  42   Records.getAllDerivedDefinitions("InstrItinClass");
  43   std::sort(DefList.begin(), DefList.end(), RecordNameComparator());
  44
  45   for (unsigned i = 0, N = DefList.size(); i < N; i++)
  46     ItinClassMap[DefList[i]->getName()] = i;
  47 }
  48
  49 unsigned InstrInfoEmitter::getItinClassNumber(const Record *InstRec) {
  50   return ItinClassMap[InstRec->getValueAsDef("Itinerary")->getName()];
  51 }
  52
  53 //===----------------------------------------------------------------------===//
  54 // Operand Info Emission.
  55 //===----------------------------------------------------------------------===//
  56
  57 std::vector<std::string>
  58 InstrInfoEmitter::GetOperandInfo(const CodeGenInstruction &Inst) {
  59   std::vector<std::string> Result;
  60
  61   for (unsigned i = 0, e = Inst.OperandList.size(); i != e; ++i) {
  62     // Handle aggregate operands and normal operands the same way by expanding
  63     // either case into a list of operands for this op.
  64     std::vector<CodeGenInstruction::OperandInfo> OperandList;
  65
  66     // This might be a multiple operand thing.  Targets like X86 have
  67     // registers in their multi-operand operands.  It may also be an anonymous
  68     // operand, which has a single operand, but no declared class for the
  69     // operand.
  70     DagInit *MIOI = Inst.OperandList[i].MIOperandInfo;
  71
  72     if (!MIOI || MIOI->getNumArgs() == 0) {
  73       // Single, anonymous, operand.
  74       OperandList.push_back(Inst.OperandList[i]);
  75     } else {
  76       for (unsigned j = 0, e = Inst.OperandList[i].MINumOperands; j != e; ++j) {
  77         OperandList.push_back(Inst.OperandList[i]);
  78
  79         Record *OpR = dynamic_cast<DefInit*>(MIOI->getArg(j))->getDef();
  80         OperandList.back().Rec = OpR;
  81       }
  82     }
  83
  84     for (unsigned j = 0, e = OperandList.size(); j != e; ++j) {
  85       Record *OpR = OperandList[j].Rec;
  86       std::string Res;
  87
  88       if (OpR->isSubClassOf("RegisterClass"))
  89         Res += getQualifiedName(OpR) + "RegClassID, ";
  90       else
  91         Res += "0, ";
  92       // Fill in applicable flags.
  93       Res += "0";
  94
  95       // Ptr value whose register class is resolved via callback.
  96       if (OpR->getName() == "ptr_rc")
  97         Res += "|M_LOOK_UP_PTR_REG_CLASS";
  98
  99       // Predicate operands.  Check to see if the original unexpanded operand
 100       // was of type PredicateOperand.
 101       if (Inst.OperandList[i].Rec->isSubClassOf("PredicateOperand"))
 102         Res += "|M_PREDICATE_OPERAND";
 103
 104       // Optional def operands.  Check to see if the original unexpanded operand
 105       // was of type OptionalDefOperand.
 106       if (Inst.OperandList[i].Rec->isSubClassOf("OptionalDefOperand"))
 107         Res += "|M_OPTIONAL_DEF_OPERAND";
 108
 109       // Fill in constraint info.
 110       Res += ", " + Inst.OperandList[i].Constraints[j];
 111       Result.push_back(Res);
 112     }
 113   }
 114
 115   return Result;
 116 }
 117
 118 void InstrInfoEmitter::EmitOperandInfo(std::ostream &OS,
 119                                        OperandInfoMapTy &OperandInfoIDs) {
 120   // ID #0 is for no operand info.
 121   unsigned OperandListNum = 0;
 122   OperandInfoIDs[std::vector<std::string>()] = ++OperandListNum;
 123
 124   OS << "\n";
 125   const CodeGenTarget &Target = CDP.getTargetInfo();
 126   for (CodeGenTarget::inst_iterator II = Target.inst_begin(),
 127        E = Target.inst_end(); II != E; ++II) {
 128     std::vector<std::string> OperandInfo = GetOperandInfo(II->second);
 129     unsigned &N = OperandInfoIDs[OperandInfo];
 130     if (N != 0) continue;
 131
 132     N = ++OperandListNum;
 133     OS << "static const TargetOperandInfo OperandInfo" << N << "[] = { ";
 134     for (unsigned i = 0, e = OperandInfo.size(); i != e; ++i)
 135       OS << "{ " << OperandInfo[i] << " }, ";
 136     OS << "};\n";
 137   }
 138 }
 139
 140 //===----------------------------------------------------------------------===//
 141 // Main Output.
 142 //===----------------------------------------------------------------------===//
 143
 144 // run - Emit the main instruction description records for the target...
 145 void InstrInfoEmitter::run(std::ostream &OS) {
 146   GatherItinClasses();
 147
 148   EmitSourceFileHeader("Target Instruction Descriptors", OS);
 149   OS << "namespace llvm {\n\n";
 150
 151   CodeGenTarget Target;
 152   const std::string &TargetName = Target.getName();
 153   Record *InstrInfo = Target.getInstructionSet();
 154
 155   // Keep track of all of the def lists we have emitted already.
 156   std::map<std::vector<Record*>, unsigned> EmittedLists;
 157   unsigned ListNumber = 0;
 158
 159   // Emit all of the instruction's implicit uses and defs.
 160   for (CodeGenTarget::inst_iterator II = Target.inst_begin(),
 161          E = Target.inst_end(); II != E; ++II) {
 162     Record *Inst = II->second.TheDef;
 163     std::vector<Record*> Uses = Inst->getValueAsListOfDefs("Uses");
 164     if (!Uses.empty()) {
 165       unsigned &IL = EmittedLists[Uses];
 166       if (!IL) printDefList(Uses, IL = ++ListNumber, OS);
 167     }
 168     std::vector<Record*> Defs = Inst->getValueAsListOfDefs("Defs");
 169     if (!Defs.empty()) {
 170       unsigned &IL = EmittedLists[Defs];
 171       if (!IL) printDefList(Defs, IL = ++ListNumber, OS);
 172     }
 173   }
 174
 175   OperandInfoMapTy OperandInfoIDs;
 176
 177   // Emit all of the operand info records.
 178   EmitOperandInfo(OS, OperandInfoIDs);
 179
 180   // Emit all of the TargetInstrDescriptor records in their ENUM ordering.
 181   //
 182   OS << "\nstatic const TargetInstrDescriptor " << TargetName
 183      << "Insts[] = {\n";
 184   std::vector<const CodeGenInstruction*> NumberedInstructions;
 185   Target.getInstructionsByEnumValue(NumberedInstructions);
 186
 187   for (unsigned i = 0, e = NumberedInstructions.size(); i != e; ++i)
 188     emitRecord(*NumberedInstructions[i], i, InstrInfo, EmittedLists,
 189                OperandInfoIDs, OS);
 190   OS << "};\n";
 191   OS << "} // End llvm namespace \n";
 192 }
 193
 194 void InstrInfoEmitter::emitRecord(const CodeGenInstruction &Inst, unsigned Num,
 195                                   Record *InstrInfo,
 196                          std::map<std::vector<Record*>, unsigned> &EmittedLists,
 197                                   const OperandInfoMapTy &OpInfo,
 198                                   std::ostream &OS) {
 199   int MinOperands;
 200   if (!Inst.OperandList.empty())
 201     // Each logical operand can be multiple MI operands.
 202     MinOperands = Inst.OperandList.back().MIOperandNo +
 203                   Inst.OperandList.back().MINumOperands;
 204   else
 205     MinOperands = 0;
 206
 207   OS << "  { ";
 208   OS << Num << ",\t" << MinOperands << ",\t"
 209      << Inst.NumDefs << ",\t\"";
 210
 211   if (Inst.Name.empty())
 212     OS << Inst.TheDef->getName();
 213   else
 214     OS << Inst.Name;
 215
 216   OS << "\",\t" << getItinClassNumber(Inst.TheDef) << ", 0";
 217
 218   // Try to determine (from the pattern), if the instruction is a store.
 219   bool isStore = false;
 220   if (dynamic_cast<ListInit*>(Inst.TheDef->getValueInit("Pattern"))) {
 221     ListInit *LI = Inst.TheDef->getValueAsListInit("Pattern");
 222     if (LI && LI->getSize() > 0) {
 223       DagInit *Dag = (DagInit *)LI->getElement(0);
 224       DefInit *OpDef = dynamic_cast<DefInit*>(Dag->getOperator());
 225       if (OpDef) {
 226         Record *Operator = OpDef->getDef();
 227         if (Operator->isSubClassOf("SDNode")) {
 228           const std::string Opcode = Operator->getValueAsString("Opcode");
 229           if (Opcode == "ISD::STORE" || Opcode == "ISD::TRUNCSTORE")
 230             isStore = true;
 231         }
 232       }
 233     }
 234   }
 235
 236   // Emit all of the target indepedent flags...
 237   if (Inst.isReturn)     OS << "|M_RET_FLAG";
 238   if (Inst.isBranch)     OS << "|M_BRANCH_FLAG";
 239   if (Inst.isIndirectBranch) OS << "|M_INDIRECT_FLAG";
 240   if (Inst.isBarrier)    OS << "|M_BARRIER_FLAG";
 241   if (Inst.hasDelaySlot) OS << "|M_DELAY_SLOT_FLAG";
 242   if (Inst.isCall)       OS << "|M_CALL_FLAG";
 243   if (Inst.isLoad)       OS << "|M_LOAD_FLAG";
 244   if (Inst.isStore || isStore) OS << "|M_STORE_FLAG";
 245   if (Inst.isImplicitDef)OS << "|M_IMPLICIT_DEF_FLAG";
 246   if (Inst.isPredicable) OS << "|M_PREDICABLE";
 247   if (Inst.isConvertibleToThreeAddress) OS << "|M_CONVERTIBLE_TO_3_ADDR";
 248   if (Inst.isCommutable) OS << "|M_COMMUTABLE";
 249   if (Inst.isTerminator) OS << "|M_TERMINATOR_FLAG";
 250   if (Inst.isReMaterializable) OS << "|M_REMATERIALIZIBLE";
 251   if (Inst.isNotDuplicable) OS << "|M_NOT_DUPLICABLE";
 252   if (Inst.hasOptionalDef) OS << "|M_HAS_OPTIONAL_DEF";
 253   if (Inst.usesCustomDAGSchedInserter)
 254     OS << "|M_USES_CUSTOM_DAG_SCHED_INSERTION";
 255   if (Inst.hasVariableNumberOfOperands) OS << "|M_VARIABLE_OPS";
 256   if (Inst.mayHaveSideEffects) OS << "|M_MAY_HAVE_SIDE_EFFECTS";
 257   if (Inst.neverHasSideEffects) OS << "|M_NEVER_HAS_SIDE_EFFECTS";
 258   OS << ", 0";
 259
 260   // Emit all of the target-specific flags...
 261   ListInit *LI    = InstrInfo->getValueAsListInit("TSFlagsFields");
 262   ListInit *Shift = InstrInfo->getValueAsListInit("TSFlagsShifts");
 263   if (LI->getSize() != Shift->getSize())
 264     throw "Lengths of " + InstrInfo->getName() +
 265           ":(TargetInfoFields, TargetInfoPositions) must be equal!";
 266
 267   for (unsigned i = 0, e = LI->getSize(); i != e; ++i)
 268     emitShiftedValue(Inst.TheDef, dynamic_cast<StringInit*>(LI->getElement(i)),
 269                      dynamic_cast<IntInit*>(Shift->getElement(i)), OS);
 270
 271   OS << ", ";
 272
 273   // Emit the implicit uses and defs lists...
 274   std::vector<Record*> UseList = Inst.TheDef->getValueAsListOfDefs("Uses");
 275   if (UseList.empty())
 276     OS << "NULL, ";
 277   else
 278     OS << "ImplicitList" << EmittedLists[UseList] << ", ";
 279
 280   std::vector<Record*> DefList = Inst.TheDef->getValueAsListOfDefs("Defs");
 281   if (DefList.empty())
 282     OS << "NULL, ";
 283   else
 284     OS << "ImplicitList" << EmittedLists[DefList] << ", ";
 285
 286   // Emit the operand info.
 287   std::vector<std::string> OperandInfo = GetOperandInfo(Inst);
 288   if (OperandInfo.empty())
 289     OS << "0";
 290   else
 291     OS << "OperandInfo" << OpInfo.find(OperandInfo)->second;
 292
 293   OS << " },  // Inst #" << Num << " = " << Inst.TheDef->getName() << "\n";
 294 }
 295
 296
 297 void InstrInfoEmitter::emitShiftedValue(Record *R, StringInit *Val,
 298                                         IntInit *ShiftInt, std::ostream &OS) {
 299   if (Val == 0 || ShiftInt == 0)
 300     throw std::string("Illegal value or shift amount in TargetInfo*!");
 301   RecordVal *RV = R->getValue(Val->getValue());
 302   int Shift = ShiftInt->getValue();
 303
 304   if (RV == 0 || RV->getValue() == 0) {
 305     // This isn't an error if this is a builtin instruction.
 306     if (R->getName() != "PHI" &&
 307         R->getName() != "INLINEASM" &&
 308         R->getName() != "LABEL" &&
 309         R->getName() != "EXTRACT_SUBREG" &&
 310         R->getName() != "INSERT_SUBREG")
 311       throw R->getName() + " doesn't have a field named '" +
 312             Val->getValue() + "'!";
 313     return;
 314   }
 315
 316   Init *Value = RV->getValue();
 317   if (BitInit *BI = dynamic_cast<BitInit*>(Value)) {
 318     if (BI->getValue()) OS << "|(1<<" << Shift << ")";
 319     return;
 320   } else if (BitsInit *BI = dynamic_cast<BitsInit*>(Value)) {
 321     // Convert the Bits to an integer to print...
 322     Init *I = BI->convertInitializerTo(new IntRecTy());
 323     if (I)
 324       if (IntInit *II = dynamic_cast<IntInit*>(I)) {
 325         if (II->getValue()) {
 326           if (Shift)
 327             OS << "|(" << II->getValue() << "<<" << Shift << ")";
 328           else
 329             OS << "|" << II->getValue();
 330         }
 331         return;
 332       }
 333
 334   } else if (IntInit *II = dynamic_cast<IntInit*>(Value)) {
 335     if (II->getValue()) {
 336       if (Shift)
 337         OS << "|(" << II->getValue() << "<<" << Shift << ")";
 338       else
 339         OS << II->getValue();
 340     }
 341     return;
 342   }
 343
 344   std::cerr << "Unhandled initializer: " << *Val << "\n";
 345   throw "In record '" + R->getName() + "' for TSFlag emission.";
 346 }
 347