utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "llvm/TableGen/Record.h"
  20 #include "llvm/ADT/BitVector.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/Support/Format.h"
  24 #include <algorithm>
  25 #include <set>
  26 using namespace llvm;
  27
  28 // runEnums - Print out enum values for all of the registers.
  29 void
  30 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  31                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  32   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  33
  34   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  35
  36   EmitSourceFileHeader("Target Register Enum Values", OS);
  37
  38   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  39   OS << "#undef GET_REGINFO_ENUM\n";
  40
  41   OS << "namespace llvm {\n\n";
  42
  43   OS << "class MCRegisterClass;\n"
  44      << "extern const MCRegisterClass " << Namespace
  45      << "MCRegisterClasses[];\n\n";
  46
  47   if (!Namespace.empty())
  48     OS << "namespace " << Namespace << " {\n";
  49   OS << "enum {\n  NoRegister,\n";
  50
  51   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  52     OS << "  " << Registers[i]->getName() << " = " <<
  53       Registers[i]->EnumValue << ",\n";
  54   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  55          "Register enum value mismatch!");
  56   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  57   OS << "};\n";
  58   if (!Namespace.empty())
  59     OS << "}\n";
  60
  61   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  62   if (!RegisterClasses.empty()) {
  63     OS << "\n// Register classes\n";
  64     if (!Namespace.empty())
  65       OS << "namespace " << Namespace << " {\n";
  66     OS << "enum {\n";
  67     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  68       if (i) OS << ",\n";
  69       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  70       OS << " = " << i;
  71     }
  72     OS << "\n  };\n";
  73     if (!Namespace.empty())
  74       OS << "}\n";
  75   }
  76
  77   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  78   // If the only definition is the default NoRegAltName, we don't need to
  79   // emit anything.
  80   if (RegAltNameIndices.size() > 1) {
  81     OS << "\n// Register alternate name indices\n";
  82     if (!Namespace.empty())
  83       OS << "namespace " << Namespace << " {\n";
  84     OS << "enum {\n";
  85     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  86       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  87     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  88     OS << "};\n";
  89     if (!Namespace.empty())
  90       OS << "}\n";
  91   }
  92
  93
  94   OS << "} // End llvm namespace \n";
  95   OS << "#endif // GET_REGINFO_ENUM\n\n";
  96 }
  97
  98 void
  99 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 100                                     const std::vector<CodeGenRegister*> &Regs,
 101                                     bool isCtor) {
 102
 103   // Collect all information about dwarf register numbers
 104   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 105   DwarfRegNumsMapTy DwarfRegNums;
 106
 107   // First, just pull all provided information to the map
 108   unsigned maxLength = 0;
 109   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 110     Record *Reg = Regs[i]->TheDef;
 111     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 112     maxLength = std::max((size_t)maxLength, RegNums.size());
 113     if (DwarfRegNums.count(Reg))
 114       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 115              << "specified multiple times\n";
 116     DwarfRegNums[Reg] = RegNums;
 117   }
 118
 119   if (!maxLength)
 120     return;
 121
 122   // Now we know maximal length of number list. Append -1's, where needed
 123   for (DwarfRegNumsMapTy::iterator
 124        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 125     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 126       I->second.push_back(-1);
 127
 128   // Emit reverse information about the dwarf register numbers.
 129   for (unsigned j = 0; j < 2; ++j) {
 130     OS << "  switch (";
 131     if (j == 0)
 132       OS << "DwarfFlavour";
 133     else
 134       OS << "EHFlavour";
 135     OS << ") {\n"
 136      << "  default:\n"
 137      << "    assert(0 && \"Unknown DWARF flavour\");\n"
 138      << "    break;\n";
 139
 140     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 141       OS << "  case " << i << ":\n";
 142       for (DwarfRegNumsMapTy::iterator
 143              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 144         int DwarfRegNo = I->second[i];
 145         if (DwarfRegNo < 0)
 146           continue;
 147         OS << "    ";
 148         if (!isCtor)
 149           OS << "RI->";
 150         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 151            << getQualifiedName(I->first) << ", ";
 152         if (j == 0)
 153           OS << "false";
 154         else
 155           OS << "true";
 156         OS << " );\n";
 157       }
 158       OS << "    break;\n";
 159     }
 160     OS << "  }\n";
 161   }
 162
 163   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 164     Record *Reg = Regs[i]->TheDef;
 165     const RecordVal *V = Reg->getValue("DwarfAlias");
 166     if (!V || !V->getValue())
 167       continue;
 168
 169     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 170     Record *Alias = DI->getDef();
 171     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 172   }
 173
 174   // Emit information about the dwarf register numbers.
 175   for (unsigned j = 0; j < 2; ++j) {
 176     OS << "  switch (";
 177     if (j == 0)
 178       OS << "DwarfFlavour";
 179     else
 180       OS << "EHFlavour";
 181     OS << ") {\n"
 182        << "  default:\n"
 183        << "    assert(0 && \"Unknown DWARF flavour\");\n"
 184        << "    break;\n";
 185
 186     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 187       OS << "  case " << i << ":\n";
 188       // Sort by name to get a stable order.
 189       for (DwarfRegNumsMapTy::iterator
 190              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 191         int RegNo = I->second[i];
 192         OS << "    ";
 193         if (!isCtor)
 194           OS << "RI->";
 195         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 196            <<  RegNo << ", ";
 197         if (j == 0)
 198           OS << "false";
 199         else
 200           OS << "true";
 201         OS << " );\n";
 202       }
 203       OS << "    break;\n";
 204     }
 205     OS << "  }\n";
 206   }
 207 }
 208
 209 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 210 // Width is the number of bits per hex number.
 211 static void printBitVectorAsHex(raw_ostream &OS,
 212                                 const BitVector &Bits,
 213                                 unsigned Width) {
 214   assert(Width <= 32 && "Width too large");
 215   unsigned Digits = (Width + 3) / 4;
 216   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 217     unsigned Value = 0;
 218     for (unsigned j = 0; j != Width && i + j != e; ++j)
 219       Value |= Bits.test(i + j) << j;
 220     OS << format("0x%0*x, ", Digits, Value);
 221   }
 222 }
 223
 224 // Helper to emit a set of bits into a constant byte array.
 225 class BitVectorEmitter {
 226   BitVector Values;
 227 public:
 228   void add(unsigned v) {
 229     if (v >= Values.size())
 230       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 231     Values[v] = true;
 232   }
 233
 234   void print(raw_ostream &OS) {
 235     printBitVectorAsHex(OS, Values, 8);
 236   }
 237 };
 238
 239 //
 240 // runMCDesc - Print out MC register descriptions.
 241 //
 242 void
 243 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 244                                CodeGenRegBank &RegBank) {
 245   EmitSourceFileHeader("MC Register Information", OS);
 246
 247   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 248   OS << "#undef GET_REGINFO_MC_DESC\n";
 249
 250   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 251   RegBank.computeOverlaps(Overlaps);
 252
 253   OS << "namespace llvm {\n\n";
 254
 255   const std::string &TargetName = Target.getName();
 256
 257   OS << "\nnamespace {\n";
 258
 259   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 260
 261   // Emit an overlap list for all registers.
 262   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 263     const CodeGenRegister *Reg = Regs[i];
 264     const CodeGenRegister::Set &O = Overlaps[Reg];
 265     // Move Reg to the front so TRI::getAliasSet can share the list.
 266     OS << "  const unsigned " << Reg->getName() << "_Overlaps[] = { "
 267        << getQualifiedName(Reg->TheDef) << ", ";
 268     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 269          I != E; ++I)
 270       if (*I != Reg)
 271         OS << getQualifiedName((*I)->TheDef) << ", ";
 272     OS << "0 };\n";
 273   }
 274
 275   // Emit the empty sub-registers list
 276   OS << "  const unsigned Empty_SubRegsSet[] = { 0 };\n";
 277   // Loop over all of the registers which have sub-registers, emitting the
 278   // sub-registers list to memory.
 279   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 280     const CodeGenRegister &Reg = *Regs[i];
 281     if (Reg.getSubRegs().empty())
 282      continue;
 283     // getSubRegs() orders by SubRegIndex. We want a topological order.
 284     SetVector<CodeGenRegister*> SR;
 285     Reg.addSubRegsPreOrder(SR, RegBank);
 286     OS << "  const unsigned " << Reg.getName() << "_SubRegsSet[] = { ";
 287     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 288       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 289     OS << "0 };\n";
 290   }
 291
 292   // Emit the empty super-registers list
 293   OS << "  const unsigned Empty_SuperRegsSet[] = { 0 };\n";
 294   // Loop over all of the registers which have super-registers, emitting the
 295   // super-registers list to memory.
 296   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 297     const CodeGenRegister &Reg = *Regs[i];
 298     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 299     if (SR.empty())
 300       continue;
 301     OS << "  const unsigned " << Reg.getName() << "_SuperRegsSet[] = { ";
 302     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 303       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 304     OS << "0 };\n";
 305   }
 306   OS << "}\n";       // End of anonymous namespace...
 307
 308   OS << "\nextern const MCRegisterDesc " << TargetName
 309      << "RegDesc[] = { // Descriptors\n";
 310   OS << "  { \"NOREG\",\t0,\t0,\t0 },\n";
 311
 312   // Now that register alias and sub-registers sets have been emitted, emit the
 313   // register descriptors now.
 314   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 315     const CodeGenRegister &Reg = *Regs[i];
 316     OS << "  { \"";
 317     OS << Reg.getName() << "\",\t" << Reg.getName() << "_Overlaps,\t";
 318     if (!Reg.getSubRegs().empty())
 319       OS << Reg.getName() << "_SubRegsSet,\t";
 320     else
 321       OS << "Empty_SubRegsSet,\t";
 322     if (!Reg.getSuperRegs().empty())
 323       OS << Reg.getName() << "_SuperRegsSet";
 324     else
 325       OS << "Empty_SuperRegsSet";
 326     OS << " },\n";
 327   }
 328   OS << "};\n\n";      // End of register descriptors...
 329
 330   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 331
 332   // Loop over all of the register classes... emitting each one.
 333   OS << "namespace {     // Register classes...\n";
 334
 335   // Emit the register enum value arrays for each RegisterClass
 336   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 337     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 338     ArrayRef<Record*> Order = RC.getOrder();
 339
 340     // Give the register class a legal C name if it's anonymous.
 341     std::string Name = RC.getName();
 342
 343     // Emit the register list now.
 344     OS << "  // " << Name << " Register Class...\n"
 345        << "  static const unsigned " << Name
 346        << "[] = {\n    ";
 347     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 348       Record *Reg = Order[i];
 349       OS << getQualifiedName(Reg) << ", ";
 350     }
 351     OS << "\n  };\n\n";
 352
 353     OS << "  // " << Name << " Bit set.\n"
 354        << "  static const unsigned char " << Name
 355        << "Bits[] = {\n    ";
 356     BitVectorEmitter BVE;
 357     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 358       Record *Reg = Order[i];
 359       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 360     }
 361     BVE.print(OS);
 362     OS << "\n  };\n\n";
 363
 364   }
 365   OS << "}\n\n";
 366
 367   OS << "extern const MCRegisterClass " << TargetName
 368      << "MCRegisterClasses[] = {\n";
 369
 370   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 371     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 372     OS << "  MCRegisterClass(" << RC.getQualifiedName() + "RegClassID" << ", "
 373        << '\"' << RC.getName() << "\", "
 374        << RC.SpillSize/8 << ", "
 375        << RC.SpillAlignment/8 << ", "
 376        << RC.CopyCost << ", "
 377        << RC.Allocatable << ", "
 378        << RC.getName() << ", " << RC.getName() << " + "
 379        << RC.getOrder().size() << ", "
 380        << RC.getName() << "Bits, sizeof(" << RC.getName() << "Bits)"
 381        << "),\n";
 382   }
 383
 384   OS << "};\n\n";
 385
 386   // MCRegisterInfo initialization routine.
 387   OS << "static inline void Init" << TargetName
 388      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 389      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 390   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 391      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 392      << RegisterClasses.size() << ");\n\n";
 393
 394   EmitRegMapping(OS, Regs, false);
 395
 396   OS << "}\n\n";
 397
 398
 399   OS << "} // End llvm namespace \n";
 400   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 401 }
 402
 403 void
 404 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 405                                      CodeGenRegBank &RegBank) {
 406   EmitSourceFileHeader("Register Information Header Fragment", OS);
 407
 408   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 409   OS << "#undef GET_REGINFO_HEADER\n";
 410
 411   const std::string &TargetName = Target.getName();
 412   std::string ClassName = TargetName + "GenRegisterInfo";
 413
 414   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 415   OS << "#include <string>\n\n";
 416
 417   OS << "namespace llvm {\n\n";
 418
 419   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 420      << "  explicit " << ClassName
 421      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 422      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 423      << "     { return false; }\n"
 424      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
 425      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
 426      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 427      << "  const TargetRegisterClass *"
 428         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 429      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 430         "const TargetRegisterClass*, const TargetRegisterClass*, "
 431         "unsigned) const;\n"
 432      << "};\n\n";
 433
 434   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 435   if (!SubRegIndices.empty()) {
 436     OS << "\n// Subregister indices\n";
 437     std::string Namespace =
 438       SubRegIndices[0]->getNamespace();
 439     if (!Namespace.empty())
 440       OS << "namespace " << Namespace << " {\n";
 441     OS << "enum {\n  NoSubRegister,\n";
 442     for (unsigned i = 0, e = RegBank.getNumNamedIndices(); i != e; ++i)
 443       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 444     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 445     if (!Namespace.empty())
 446       OS << "}\n";
 447   }
 448
 449   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 450
 451   if (!RegisterClasses.empty()) {
 452     OS << "namespace " << RegisterClasses[0]->Namespace
 453        << " { // Register classes\n";
 454
 455     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 456       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 457       const std::string &Name = RC.getName();
 458
 459       // Output the register class definition.
 460       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 461          << "    " << Name << "Class();\n";
 462       if (!RC.AltOrderSelect.empty())
 463         OS << "    ArrayRef<unsigned> "
 464               "getRawAllocationOrder(const MachineFunction&) const;\n";
 465       OS << "  };\n";
 466
 467       // Output the extern for the instance.
 468       OS << "  extern " << Name << "Class\t" << Name << "RegClass;\n";
 469       // Output the extern for the pointer to the instance (should remove).
 470       OS << "  static TargetRegisterClass * const "<< Name <<"RegisterClass = &"
 471          << Name << "RegClass;\n";
 472     }
 473     OS << "} // end of namespace " << TargetName << "\n\n";
 474   }
 475   OS << "} // End llvm namespace \n";
 476   OS << "#endif // GET_REGINFO_HEADER\n\n";
 477 }
 478
 479 //
 480 // runTargetDesc - Output the target register and register file descriptions.
 481 //
 482 void
 483 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 484                                    CodeGenRegBank &RegBank){
 485   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 486
 487   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 488   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 489
 490   OS << "namespace llvm {\n\n";
 491
 492   // Get access to MCRegisterClass data.
 493   OS << "extern const MCRegisterClass " << Target.getName()
 494      << "MCRegisterClasses[];\n";
 495
 496   // Start out by emitting each of the register classes.
 497   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 498
 499   // Collect all registers belonging to any allocatable class.
 500   std::set<Record*> AllocatableRegs;
 501
 502   // Collect allocatable registers.
 503   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 504     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 505     ArrayRef<Record*> Order = RC.getOrder();
 506
 507     if (RC.Allocatable)
 508       AllocatableRegs.insert(Order.begin(), Order.end());
 509   }
 510
 511   OS << "namespace {     // Register classes...\n";
 512
 513   // Emit the ValueType arrays for each RegisterClass
 514   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 515     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 516
 517     // Give the register class a legal C name if it's anonymous.
 518     std::string Name = RC.getName() + "VTs";
 519
 520     // Emit the register list now.
 521     OS << "  // " << Name
 522        << " Register Class Value Types...\n"
 523        << "  static const EVT " << Name
 524        << "[] = {\n    ";
 525     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 526       OS << getEnumName(RC.VTs[i]) << ", ";
 527     OS << "MVT::Other\n  };\n\n";
 528   }
 529   OS << "}  // end anonymous namespace\n\n";
 530
 531   // Now that all of the structs have been emitted, emit the instances.
 532   if (!RegisterClasses.empty()) {
 533     OS << "namespace " << RegisterClasses[0]->Namespace
 534        << " {   // Register class instances\n";
 535     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 536       OS << "  " << RegisterClasses[i]->getName()  << "Class\t"
 537          << RegisterClasses[i]->getName() << "RegClass;\n";
 538
 539     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 540
 541     OS << "\n  static const TargetRegisterClass* const "
 542       << "NullRegClasses[] = { NULL };\n\n";
 543
 544     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 545
 546     if (NumSubRegIndices) {
 547       // Compute the super-register classes for each RegisterClass
 548       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 549         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 550         for (DenseMap<Record*,Record*>::const_iterator
 551              i = RC.SubRegClasses.begin(),
 552              e = RC.SubRegClasses.end(); i != e; ++i) {
 553           // Find the register class number of i->second for SuperRegClassMap.
 554           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 555           assert(RC2 && "Invalid register class in SubRegClasses");
 556           SuperRegClassMap[RC2->EnumValue].insert(rc);
 557         }
 558       }
 559
 560       // Emit the super-register classes for each RegisterClass
 561       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 562         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 563
 564         // Give the register class a legal C name if it's anonymous.
 565         std::string Name = RC.getName();
 566
 567         OS << "  // " << Name
 568            << " Super-register Classes...\n"
 569            << "  static const TargetRegisterClass* const "
 570            << Name << "SuperRegClasses[] = {\n    ";
 571
 572         bool Empty = true;
 573         std::map<unsigned, std::set<unsigned> >::iterator I =
 574           SuperRegClassMap.find(rc);
 575         if (I != SuperRegClassMap.end()) {
 576           for (std::set<unsigned>::iterator II = I->second.begin(),
 577                  EE = I->second.end(); II != EE; ++II) {
 578             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 579             if (!Empty)
 580               OS << ", ";
 581             OS << "&" << RC2.getQualifiedName() << "RegClass";
 582             Empty = false;
 583           }
 584         }
 585
 586         OS << (!Empty ? ", " : "") << "NULL";
 587         OS << "\n  };\n\n";
 588       }
 589     }
 590
 591     // Emit the sub-classes array for each RegisterClass
 592     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 593       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 594
 595       // Give the register class a legal C name if it's anonymous.
 596       std::string Name = RC.getName();
 597
 598       OS << "  static const unsigned " << Name << "SubclassMask[] = { ";
 599       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 600       OS << "};\n\n";
 601     }
 602
 603     // Emit NULL terminated super-class lists.
 604     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 605       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 606       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 607
 608       // Skip classes without supers.  We can reuse NullRegClasses.
 609       if (Supers.empty())
 610         continue;
 611
 612       OS << "  static const TargetRegisterClass* const "
 613          << RC.getName() << "Superclasses[] = {\n";
 614       for (unsigned i = 0; i != Supers.size(); ++i)
 615         OS << "    &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 616       OS << "    NULL\n  };\n\n";
 617     }
 618
 619     // Emit methods.
 620     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 621       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 622       OS << RC.getName() << "Class::" << RC.getName()
 623          << "Class()  : TargetRegisterClass(&"
 624          << Target.getName() << "MCRegisterClasses["
 625          << RC.getName() + "RegClassID" << "], "
 626          << RC.getName() + "VTs" << ", "
 627          << RC.getName() + "SubclassMask" << ", ";
 628       if (RC.getSuperClasses().empty())
 629         OS << "NullRegClasses, ";
 630       else
 631         OS << RC.getName() + "Superclasses, ";
 632       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 633          << "RegClasses"
 634          << ") {}\n";
 635       if (!RC.AltOrderSelect.empty()) {
 636         OS << "\nstatic inline unsigned " << RC.getName()
 637            << "AltOrderSelect(const MachineFunction &MF) {"
 638            << RC.AltOrderSelect << "}\n\nArrayRef<unsigned> "
 639            << RC.getName() << "Class::"
 640            << "getRawAllocationOrder(const MachineFunction &MF) const {\n";
 641         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 642           ArrayRef<Record*> Elems = RC.getOrder(oi);
 643           if (!Elems.empty()) {
 644             OS << "  static const unsigned AltOrder" << oi << "[] = {";
 645             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 646               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 647             OS << " };\n";
 648           }
 649         }
 650         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 651            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 652            << "  static const ArrayRef<unsigned> Order[] = {\n"
 653            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 654         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 655           if (RC.getOrder(oi).empty())
 656             OS << "),\n    ArrayRef<unsigned>(";
 657           else
 658             OS << "),\n    makeArrayRef(AltOrder" << oi;
 659         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 660            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 661            << ");\n  return Order[Select];\n}\n";
 662         }
 663     }
 664
 665     OS << "}\n";
 666   }
 667
 668   OS << "\nnamespace {\n";
 669   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 670   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 671     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 672        << "RegClass,\n";
 673   OS << "  };\n";
 674   OS << "}\n";       // End of anonymous namespace...
 675
 676   // Emit extra information about registers.
 677   const std::string &TargetName = Target.getName();
 678   OS << "\n  static const TargetRegisterInfoDesc "
 679      << TargetName << "RegInfoDesc[] = "
 680      << "{ // Extra Descriptors\n";
 681   OS << "    { 0, 0 },\n";
 682
 683   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 684   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 685     const CodeGenRegister &Reg = *Regs[i];
 686     OS << "    { ";
 687     OS << Reg.CostPerUse << ", "
 688        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 689   }
 690   OS << "  };\n";      // End of register descriptors...
 691
 692
 693   // Calculate the mapping of subregister+index pairs to physical registers.
 694   // This will also create further anonymous indexes.
 695   unsigned NamedIndices = RegBank.getNumNamedIndices();
 696
 697   // Emit SubRegIndex names, skipping 0
 698   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 699   OS << "\n  static const char *const " << TargetName
 700      << "SubRegIndexTable[] = { \"";
 701   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 702     OS << SubRegIndices[i]->getName();
 703     if (i+1 != e)
 704       OS << "\", \"";
 705   }
 706   OS << "\" };\n\n";
 707
 708   // Emit names of the anonymus subreg indexes.
 709   if (SubRegIndices.size() > NamedIndices) {
 710     OS << "  enum {";
 711     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 712       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 713       if (i+1 != e)
 714         OS << ',';
 715     }
 716     OS << "\n  };\n\n";
 717   }
 718   OS << "\n";
 719
 720   std::string ClassName = Target.getName() + "GenRegisterInfo";
 721
 722   // Emit the subregister + index mapping function based on the information
 723   // calculated above.
 724   OS << "unsigned " << ClassName
 725      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 726      << "  switch (RegNo) {\n"
 727      << "  default:\n    return 0;\n";
 728   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 729     const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 730     if (SRM.empty())
 731       continue;
 732     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 733     OS << "    switch (Index) {\n";
 734     OS << "    default: return 0;\n";
 735     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 736          ie = SRM.end(); ii != ie; ++ii)
 737       OS << "    case " << ii->first->getQualifiedName()
 738          << ": return " << getQualifiedName(ii->second->TheDef) << ";\n";
 739     OS << "    };\n" << "    break;\n";
 740   }
 741   OS << "  };\n";
 742   OS << "  return 0;\n";
 743   OS << "}\n\n";
 744
 745   OS << "unsigned " << ClassName
 746      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 747      << "  switch (RegNo) {\n"
 748      << "  default:\n    return 0;\n";
 749    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 750      const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 751      if (SRM.empty())
 752        continue;
 753     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 754     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 755          ie = SRM.end(); ii != ie; ++ii)
 756       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 757          << ")  return " << ii->first->getQualifiedName() << ";\n";
 758     OS << "    return 0;\n";
 759   }
 760   OS << "  };\n";
 761   OS << "  return 0;\n";
 762   OS << "}\n\n";
 763
 764   // Emit composeSubRegIndices
 765   OS << "unsigned " << ClassName
 766      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 767      << "  switch (IdxA) {\n"
 768      << "  default:\n    return IdxB;\n";
 769   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 770     bool Open = false;
 771     for (unsigned j = 0; j != e; ++j) {
 772       if (CodeGenSubRegIndex *Comp =
 773             SubRegIndices[i]->compose(SubRegIndices[j])) {
 774         if (!Open) {
 775           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 776              << ": switch(IdxB) {\n    default: return IdxB;\n";
 777           Open = true;
 778         }
 779         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 780            << ": return " << Comp->getQualifiedName() << ";\n";
 781       }
 782     }
 783     if (Open)
 784       OS << "    }\n";
 785   }
 786   OS << "  }\n}\n\n";
 787
 788   // Emit getSubClassWithSubReg.
 789   OS << "const TargetRegisterClass *" << ClassName
 790      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 791         " const {\n";
 792   if (SubRegIndices.empty()) {
 793     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 794        << "  return RC;\n";
 795   } else {
 796     // Use the smallest type that can hold a regclass ID with room for a
 797     // sentinel.
 798     if (RegisterClasses.size() < UINT8_MAX)
 799       OS << "  static const uint8_t Table[";
 800     else if (RegisterClasses.size() < UINT16_MAX)
 801       OS << "  static const uint16_t Table[";
 802     else
 803       throw "Too many register classes.";
 804     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 805     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 806       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 807       OS << "    {\t// " << RC.getName() << "\n";
 808       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 809         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 810         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 811           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 812              << " -> " << SRC->getName() << "\n";
 813         else
 814           OS << "      0,\t// " << Idx->getName() << "\n";
 815       }
 816       OS << "    },\n";
 817     }
 818     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 819        << "  if (!Idx) return RC;\n  --Idx;\n"
 820        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 821        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 822        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 823   }
 824   OS << "}\n\n";
 825
 826   // Emit getMatchingSuperRegClass.
 827   OS << "const TargetRegisterClass *" << ClassName
 828      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 829         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 830   if (SubRegIndices.empty()) {
 831     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 832   } else {
 833     // We need to find the largest sub-class of A such that every register has
 834     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 835     // super-register classes that map into B. Then compute the largest common
 836     // sub-class with A by taking advantage of the register class ordering,
 837     // like getCommonSubClass().
 838
 839     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 840     // the number of 32-bit words required to represent all register classes.
 841     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 842     BitVector BV(RegisterClasses.size());
 843
 844     OS << "  static const unsigned Table[" << RegisterClasses.size()
 845        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 846     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 847       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 848       OS << "    {\t// " << RC.getName() << "\n";
 849       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 850         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 851         BV.reset();
 852         RC.getSuperRegClasses(Idx, BV);
 853         OS << "      { ";
 854         printBitVectorAsHex(OS, BV, 32);
 855         OS << "},\t// " << Idx->getName() << '\n';
 856       }
 857       OS << "    },\n";
 858     }
 859     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 860        << "  --Idx;\n"
 861        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 862        << "  const unsigned *TV = Table[B->getID()][Idx];\n"
 863        << "  const unsigned *SC = A->getSubClassMask();\n"
 864        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 865        << "    if (unsigned Common = TV[i] & SC[i])\n"
 866        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 867        << "  return 0;\n";
 868   }
 869   OS << "}\n\n";
 870
 871   // Emit the constructor of the class...
 872   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 873
 874   OS << ClassName << "::" << ClassName
 875      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 876      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 877      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 878      << "                 " << TargetName << "SubRegIndexTable) {\n"
 879      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 880      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 881      << RegisterClasses.size() << ");\n\n";
 882
 883   EmitRegMapping(OS, Regs, true);
 884
 885   OS << "}\n\n";
 886
 887
 888   // Emit CalleeSavedRegs information.
 889   std::vector<Record*> CSRSets =
 890     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 891   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
 892     Record *CSRSet = CSRSets[i];
 893     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
 894     assert(Regs && "Cannot expand CalleeSavedRegs instance");
 895
 896     // Emit the *_SaveList list of callee-saved registers.
 897     OS << "static const unsigned " << CSRSet->getName()
 898        << "_SaveList[] = { ";
 899     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
 900       OS << getQualifiedName((*Regs)[r]) << ", ";
 901     OS << "0 };\n";
 902
 903     // Emit the *_RegMask bit mask of call-preserved registers.
 904     OS << "static const uint32_t " << CSRSet->getName()
 905        << "_RegMask[] = { ";
 906     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
 907     OS << "};\n";
 908   }
 909   OS << "\n\n";
 910
 911   OS << "} // End llvm namespace \n";
 912   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 913 }
 914
 915 void RegisterInfoEmitter::run(raw_ostream &OS) {
 916   CodeGenTarget Target(Records);
 917   CodeGenRegBank &RegBank = Target.getRegBank();
 918   RegBank.computeDerivedInfo();
 919
 920   runEnums(OS, Target, RegBank);
 921   runMCDesc(OS, Target, RegBank);
 922   runTargetHeader(OS, Target, RegBank);
 923   runTargetDesc(OS, Target, RegBank);
 924 }