utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "SequenceToOffsetTable.h"
  20 #include "llvm/TableGen/Record.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/StringExtras.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/Support/Format.h"
  25 #include <algorithm>
  26 #include <set>
  27 using namespace llvm;
  28
  29 // runEnums - Print out enum values for all of the registers.
  30 void
  31 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  32                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  33   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  34
  35   // Register enums are stored as uint16_t in the tables. Make sure we'll fit
  36   assert(Registers.size() <= 0xffff && "Too many regs to fit in tables");
  37
  38   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  39
  40   EmitSourceFileHeader("Target Register Enum Values", OS);
  41
  42   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  43   OS << "#undef GET_REGINFO_ENUM\n";
  44
  45   OS << "namespace llvm {\n\n";
  46
  47   OS << "class MCRegisterClass;\n"
  48      << "extern const MCRegisterClass " << Namespace
  49      << "MCRegisterClasses[];\n\n";
  50
  51   if (!Namespace.empty())
  52     OS << "namespace " << Namespace << " {\n";
  53   OS << "enum {\n  NoRegister,\n";
  54
  55   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  56     OS << "  " << Registers[i]->getName() << " = " <<
  57       Registers[i]->EnumValue << ",\n";
  58   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  59          "Register enum value mismatch!");
  60   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  61   OS << "};\n";
  62   if (!Namespace.empty())
  63     OS << "}\n";
  64
  65   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  66   if (!RegisterClasses.empty()) {
  67
  68     // RegisterClass enums are stored as uint16_t in the tables.
  69     assert(RegisterClasses.size() <= 0xffff &&
  70            "Too many register classes to fit in tables");
  71
  72     OS << "\n// Register classes\n";
  73     if (!Namespace.empty())
  74       OS << "namespace " << Namespace << " {\n";
  75     OS << "enum {\n";
  76     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  77       if (i) OS << ",\n";
  78       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  79       OS << " = " << i;
  80     }
  81     OS << "\n  };\n";
  82     if (!Namespace.empty())
  83       OS << "}\n";
  84   }
  85
  86   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  87   // If the only definition is the default NoRegAltName, we don't need to
  88   // emit anything.
  89   if (RegAltNameIndices.size() > 1) {
  90     OS << "\n// Register alternate name indices\n";
  91     if (!Namespace.empty())
  92       OS << "namespace " << Namespace << " {\n";
  93     OS << "enum {\n";
  94     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  95       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  96     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  97     OS << "};\n";
  98     if (!Namespace.empty())
  99       OS << "}\n";
 100   }
 101
 102   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = Bank.getSubRegIndices();
 103   if (!SubRegIndices.empty()) {
 104     OS << "\n// Subregister indices\n";
 105     std::string Namespace =
 106       SubRegIndices[0]->getNamespace();
 107     if (!Namespace.empty())
 108       OS << "namespace " << Namespace << " {\n";
 109     OS << "enum {\n  NoSubRegister,\n";
 110     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
 111       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 112     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 113     if (!Namespace.empty())
 114       OS << "}\n";
 115   }
 116
 117   OS << "} // End llvm namespace \n";
 118   OS << "#endif // GET_REGINFO_ENUM\n\n";
 119 }
 120
 121
 122 void
 123 RegisterInfoEmitter::EmitRegMappingTables(raw_ostream &OS,
 124                                        const std::vector<CodeGenRegister*> &Regs,
 125                                           bool isCtor) {
 126   // Collect all information about dwarf register numbers
 127   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 128   DwarfRegNumsMapTy DwarfRegNums;
 129
 130   // First, just pull all provided information to the map
 131   unsigned maxLength = 0;
 132   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 133     Record *Reg = Regs[i]->TheDef;
 134     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 135     maxLength = std::max((size_t)maxLength, RegNums.size());
 136     if (DwarfRegNums.count(Reg))
 137       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 138              << "specified multiple times\n";
 139     DwarfRegNums[Reg] = RegNums;
 140   }
 141
 142   if (!maxLength)
 143     return;
 144
 145   // Now we know maximal length of number list. Append -1's, where needed
 146   for (DwarfRegNumsMapTy::iterator
 147        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 148     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 149       I->second.push_back(-1);
 150
 151   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 152
 153   OS << "// " << Namespace << " Dwarf<->LLVM register mappings.\n";
 154
 155   // Emit reverse information about the dwarf register numbers.
 156   for (unsigned j = 0; j < 2; ++j) {
 157     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 158       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 159       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 160       OS << i << "Dwarf2L[]";
 161
 162       if (!isCtor) {
 163         OS << " = {\n";
 164
 165         // Store the mapping sorted by the LLVM reg num so lookup can be done
 166         // with a binary search.
 167         std::map<uint64_t, Record*> Dwarf2LMap;
 168         for (DwarfRegNumsMapTy::iterator
 169                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 170           int DwarfRegNo = I->second[i];
 171           if (DwarfRegNo < 0)
 172             continue;
 173           Dwarf2LMap[DwarfRegNo] = I->first;
 174         }
 175
 176         for (std::map<uint64_t, Record*>::iterator
 177                I = Dwarf2LMap.begin(), E = Dwarf2LMap.end(); I != E; ++I)
 178           OS << "  { " << I->first << "U, " << getQualifiedName(I->second)
 179              << " },\n";
 180
 181         OS << "};\n";
 182       } else {
 183         OS << ";\n";
 184       }
 185
 186       // We have to store the size in a const global, it's used in multiple
 187       // places.
 188       OS << "extern const unsigned " << Namespace
 189          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "Dwarf2LSize";
 190       if (!isCtor)
 191         OS << " = sizeof(" << Namespace
 192            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 193            << "Dwarf2L)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 194       else
 195         OS << ";\n\n";
 196     }
 197   }
 198
 199   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 200     Record *Reg = Regs[i]->TheDef;
 201     const RecordVal *V = Reg->getValue("DwarfAlias");
 202     if (!V || !V->getValue())
 203       continue;
 204
 205     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 206     Record *Alias = DI->getDef();
 207     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 208   }
 209
 210   // Emit information about the dwarf register numbers.
 211   for (unsigned j = 0; j < 2; ++j) {
 212     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 213       OS << "extern const MCRegisterInfo::DwarfLLVMRegPair " << Namespace;
 214       OS << (j == 0 ? "DwarfFlavour" : "EHFlavour");
 215       OS << i << "L2Dwarf[]";
 216       if (!isCtor) {
 217         OS << " = {\n";
 218         // Store the mapping sorted by the Dwarf reg num so lookup can be done
 219         // with a binary search.
 220         for (DwarfRegNumsMapTy::iterator
 221                I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 222           int RegNo = I->second[i];
 223           if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 224             continue;
 225
 226           OS << "  { " << getQualifiedName(I->first) << ", " << RegNo
 227              << "U },\n";
 228         }
 229         OS << "};\n";
 230       } else {
 231         OS << ";\n";
 232       }
 233
 234       // We have to store the size in a const global, it's used in multiple
 235       // places.
 236       OS << "extern const unsigned " << Namespace
 237          << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i << "L2DwarfSize";
 238       if (!isCtor)
 239         OS << " = sizeof(" << Namespace
 240            << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 241            << "L2Dwarf)/sizeof(MCRegisterInfo::DwarfLLVMRegPair);\n\n";
 242       else
 243         OS << ";\n\n";
 244     }
 245   }
 246 }
 247
 248 void
 249 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 250                                     const std::vector<CodeGenRegister*> &Regs,
 251                                     bool isCtor) {
 252   // Emit the initializer so the tables from EmitRegMappingTables get wired up
 253   // to the MCRegisterInfo object.
 254   unsigned maxLength = 0;
 255   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 256     Record *Reg = Regs[i]->TheDef;
 257     maxLength = std::max((size_t)maxLength,
 258                          Reg->getValueAsListOfInts("DwarfNumbers").size());
 259   }
 260
 261   if (!maxLength)
 262     return;
 263
 264   std::string Namespace = Regs[0]->TheDef->getValueAsString("Namespace");
 265
 266   // Emit reverse information about the dwarf register numbers.
 267   for (unsigned j = 0; j < 2; ++j) {
 268     OS << "  switch (";
 269     if (j == 0)
 270       OS << "DwarfFlavour";
 271     else
 272       OS << "EHFlavour";
 273     OS << ") {\n"
 274      << "  default:\n"
 275      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 276
 277     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 278       OS << "  case " << i << ":\n";
 279       OS << "    ";
 280       if (!isCtor)
 281         OS << "RI->";
 282       std::string Tmp;
 283       raw_string_ostream(Tmp) << Namespace
 284                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 285                               << "Dwarf2L";
 286       OS << "mapDwarfRegsToLLVMRegs(" << Tmp << ", " << Tmp << "Size, ";
 287       if (j == 0)
 288           OS << "false";
 289         else
 290           OS << "true";
 291       OS << ");\n";
 292       OS << "    break;\n";
 293     }
 294     OS << "  }\n";
 295   }
 296
 297   // Emit information about the dwarf register numbers.
 298   for (unsigned j = 0; j < 2; ++j) {
 299     OS << "  switch (";
 300     if (j == 0)
 301       OS << "DwarfFlavour";
 302     else
 303       OS << "EHFlavour";
 304     OS << ") {\n"
 305        << "  default:\n"
 306        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 307
 308     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 309       OS << "  case " << i << ":\n";
 310       OS << "    ";
 311       if (!isCtor)
 312         OS << "RI->";
 313       std::string Tmp;
 314       raw_string_ostream(Tmp) << Namespace
 315                               << (j == 0 ? "DwarfFlavour" : "EHFlavour") << i
 316                               << "L2Dwarf";
 317       OS << "mapLLVMRegsToDwarfRegs(" << Tmp << ", " << Tmp << "Size, ";
 318       if (j == 0)
 319           OS << "false";
 320         else
 321           OS << "true";
 322       OS << ");\n";
 323       OS << "    break;\n";
 324     }
 325     OS << "  }\n";
 326   }
 327 }
 328
 329 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 330 // Width is the number of bits per hex number.
 331 static void printBitVectorAsHex(raw_ostream &OS,
 332                                 const BitVector &Bits,
 333                                 unsigned Width) {
 334   assert(Width <= 32 && "Width too large");
 335   unsigned Digits = (Width + 3) / 4;
 336   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 337     unsigned Value = 0;
 338     for (unsigned j = 0; j != Width && i + j != e; ++j)
 339       Value |= Bits.test(i + j) << j;
 340     OS << format("0x%0*x, ", Digits, Value);
 341   }
 342 }
 343
 344 // Helper to emit a set of bits into a constant byte array.
 345 class BitVectorEmitter {
 346   BitVector Values;
 347 public:
 348   void add(unsigned v) {
 349     if (v >= Values.size())
 350       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 351     Values[v] = true;
 352   }
 353
 354   void print(raw_ostream &OS) {
 355     printBitVectorAsHex(OS, Values, 8);
 356   }
 357 };
 358
 359 static void printRegister(raw_ostream &OS, const CodeGenRegister *Reg) {
 360   OS << getQualifiedName(Reg->TheDef);
 361 }
 362
 363 static void printSimpleValueType(raw_ostream &OS, MVT::SimpleValueType VT) {
 364   OS << getEnumName(VT);
 365 }
 366
 367 //
 368 // runMCDesc - Print out MC register descriptions.
 369 //
 370 void
 371 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 372                                CodeGenRegBank &RegBank) {
 373   EmitSourceFileHeader("MC Register Information", OS);
 374
 375   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 376   OS << "#undef GET_REGINFO_MC_DESC\n";
 377
 378   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 379   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 380   RegBank.computeOverlaps(Overlaps);
 381
 382   // The lists of sub-registers, super-registers, and overlaps all go in the
 383   // same array. That allows us to share suffixes.
 384   typedef std::vector<const CodeGenRegister*> RegVec;
 385   SmallVector<RegVec, 4> SubRegLists(Regs.size());
 386   SmallVector<RegVec, 4> OverlapLists(Regs.size());
 387   SequenceToOffsetTable<RegVec, CodeGenRegister::Less> RegSeqs;
 388
 389   // Precompute register lists for the SequenceToOffsetTable.
 390   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 391     const CodeGenRegister *Reg = Regs[i];
 392
 393     // Compute the ordered sub-register list.
 394     SetVector<const CodeGenRegister*> SR;
 395     Reg->addSubRegsPreOrder(SR, RegBank);
 396     RegVec &SubRegList = SubRegLists[i];
 397     SubRegList.assign(SR.begin(), SR.end());
 398     RegSeqs.add(SubRegList);
 399
 400     // Super-registers are already computed.
 401     const RegVec &SuperRegList = Reg->getSuperRegs();
 402     RegSeqs.add(SuperRegList);
 403
 404     // The list of overlaps doesn't need to have any particular order, except
 405     // Reg itself must be the first element. Pick an ordering that has one of
 406     // the other lists as a suffix.
 407     RegVec &OverlapList = OverlapLists[i];
 408     const RegVec &Suffix = SubRegList.size() > SuperRegList.size() ?
 409                            SubRegList : SuperRegList;
 410     CodeGenRegister::Set Omit(Suffix.begin(), Suffix.end());
 411
 412     // First element is Reg itself.
 413     OverlapList.push_back(Reg);
 414     Omit.insert(Reg);
 415
 416     // Any elements not in Suffix.
 417     const CodeGenRegister::Set &OSet = Overlaps[Reg];
 418     std::set_difference(OSet.begin(), OSet.end(),
 419                         Omit.begin(), Omit.end(),
 420                         std::back_inserter(OverlapList),
 421                         CodeGenRegister::Less());
 422
 423     // Finally, Suffix itself.
 424     OverlapList.insert(OverlapList.end(), Suffix.begin(), Suffix.end());
 425     RegSeqs.add(OverlapList);
 426   }
 427
 428   // Compute the final layout of the sequence table.
 429   RegSeqs.layout();
 430
 431   OS << "namespace llvm {\n\n";
 432
 433   const std::string &TargetName = Target.getName();
 434
 435   // Emit the shared table of register lists.
 436   OS << "extern const uint16_t " << TargetName << "RegLists[] = {\n";
 437   RegSeqs.emit(OS, printRegister);
 438   OS << "};\n\n";
 439
 440   OS << "extern const MCRegisterDesc " << TargetName
 441      << "RegDesc[] = { // Descriptors\n";
 442   OS << "  { \"NOREG\", 0, 0, 0 },\n";
 443
 444   // Emit the register descriptors now.
 445   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 446     const CodeGenRegister *Reg = Regs[i];
 447     OS << "  { \"" << Reg->getName() << "\", "
 448        << RegSeqs.get(OverlapLists[i]) << ", "
 449        << RegSeqs.get(SubRegLists[i]) << ", "
 450        << RegSeqs.get(Reg->getSuperRegs()) << " },\n";
 451   }
 452   OS << "};\n\n";      // End of register descriptors...
 453
 454   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 455
 456   // Loop over all of the register classes... emitting each one.
 457   OS << "namespace {     // Register classes...\n";
 458
 459   // Emit the register enum value arrays for each RegisterClass
 460   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 461     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 462     ArrayRef<Record*> Order = RC.getOrder();
 463
 464     // Give the register class a legal C name if it's anonymous.
 465     std::string Name = RC.getName();
 466
 467     // Emit the register list now.
 468     OS << "  // " << Name << " Register Class...\n"
 469        << "  const uint16_t " << Name
 470        << "[] = {\n    ";
 471     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 472       Record *Reg = Order[i];
 473       OS << getQualifiedName(Reg) << ", ";
 474     }
 475     OS << "\n  };\n\n";
 476
 477     OS << "  // " << Name << " Bit set.\n"
 478        << "  const uint8_t " << Name
 479        << "Bits[] = {\n    ";
 480     BitVectorEmitter BVE;
 481     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 482       Record *Reg = Order[i];
 483       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 484     }
 485     BVE.print(OS);
 486     OS << "\n  };\n\n";
 487
 488   }
 489   OS << "}\n\n";
 490
 491   OS << "extern const MCRegisterClass " << TargetName
 492      << "MCRegisterClasses[] = {\n";
 493
 494   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 495     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 496
 497     // Asserts to make sure values will fit in table assuming types from
 498     // MCRegisterInfo.h
 499     assert((RC.SpillSize/8) <= 0xffff && "SpillSize too large.");
 500     assert((RC.SpillAlignment/8) <= 0xffff && "SpillAlignment too large.");
 501     assert(RC.CopyCost >= -128 && RC.CopyCost <= 127 && "Copy cost too large.");
 502
 503     OS << "  { " << '\"' << RC.getName() << "\", "
 504        << RC.getName() << ", " << RC.getName() << "Bits, "
 505        << RC.getOrder().size() << ", sizeof(" << RC.getName() << "Bits), "
 506        << RC.getQualifiedName() + "RegClassID" << ", "
 507        << RC.SpillSize/8 << ", "
 508        << RC.SpillAlignment/8 << ", "
 509        << RC.CopyCost << ", "
 510        << RC.Allocatable << " },\n";
 511   }
 512
 513   OS << "};\n\n";
 514
 515   // Emit the data table for getSubReg().
 516   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 517   if (SubRegIndices.size()) {
 518     OS << "const uint16_t " << TargetName << "SubRegTable[]["
 519        << SubRegIndices.size() << "] = {\n";
 520     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 521       const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 522       OS << "  /* " << Regs[i]->TheDef->getName() << " */\n";
 523       if (SRM.empty()) {
 524         OS << "  {0},\n";
 525         continue;
 526       }
 527       OS << "  {";
 528       for (unsigned j = 0, je = SubRegIndices.size(); j != je; ++j) {
 529         // FIXME: We really should keep this to 80 columns...
 530         CodeGenRegister::SubRegMap::const_iterator SubReg =
 531           SRM.find(SubRegIndices[j]);
 532         if (SubReg != SRM.end())
 533           OS << getQualifiedName(SubReg->second->TheDef);
 534         else
 535           OS << "0";
 536         if (j != je - 1)
 537           OS << ", ";
 538       }
 539       OS << "}" << (i != e ? "," : "") << "\n";
 540     }
 541     OS << "};\n\n";
 542     OS << "const uint16_t *get" << TargetName
 543        << "SubRegTable() {\n  return (const uint16_t *)" << TargetName
 544        << "SubRegTable;\n}\n\n";
 545   }
 546
 547   EmitRegMappingTables(OS, Regs, false);
 548
 549   // MCRegisterInfo initialization routine.
 550   OS << "static inline void Init" << TargetName
 551      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 552      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 553   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 554      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 555      << RegisterClasses.size() << ", " << TargetName << "RegLists, ";
 556   if (SubRegIndices.size() != 0)
 557     OS << "(uint16_t*)" << TargetName << "SubRegTable, "
 558        << SubRegIndices.size() << ");\n\n";
 559   else
 560     OS << "NULL, 0);\n\n";
 561
 562   EmitRegMapping(OS, Regs, false);
 563
 564   OS << "}\n\n";
 565
 566   OS << "} // End llvm namespace \n";
 567   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 568 }
 569
 570 void
 571 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 572                                      CodeGenRegBank &RegBank) {
 573   EmitSourceFileHeader("Register Information Header Fragment", OS);
 574
 575   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 576   OS << "#undef GET_REGINFO_HEADER\n";
 577
 578   const std::string &TargetName = Target.getName();
 579   std::string ClassName = TargetName + "GenRegisterInfo";
 580
 581   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 582   OS << "#include <string>\n\n";
 583
 584   OS << "namespace llvm {\n\n";
 585
 586   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 587      << "  explicit " << ClassName
 588      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 589      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 590      << "     { return false; }\n"
 591      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 592      << "  const TargetRegisterClass *"
 593         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 594      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 595         "const TargetRegisterClass*, const TargetRegisterClass*, "
 596         "unsigned) const;\n"
 597      << "};\n\n";
 598
 599   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 600
 601   if (!RegisterClasses.empty()) {
 602     OS << "namespace " << RegisterClasses[0]->Namespace
 603        << " { // Register classes\n";
 604
 605     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 606       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 607       const std::string &Name = RC.getName();
 608
 609       // Output the extern for the instance.
 610       OS << "  extern const TargetRegisterClass " << Name << "RegClass;\n";
 611       // Output the extern for the pointer to the instance (should remove).
 612       OS << "  static const TargetRegisterClass * const " << Name
 613          << "RegisterClass = &" << Name << "RegClass;\n";
 614     }
 615     OS << "} // end of namespace " << TargetName << "\n\n";
 616   }
 617   OS << "} // End llvm namespace \n";
 618   OS << "#endif // GET_REGINFO_HEADER\n\n";
 619 }
 620
 621 //
 622 // runTargetDesc - Output the target register and register file descriptions.
 623 //
 624 void
 625 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 626                                    CodeGenRegBank &RegBank){
 627   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 628
 629   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 630   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 631
 632   OS << "namespace llvm {\n\n";
 633
 634   // Get access to MCRegisterClass data.
 635   OS << "extern const MCRegisterClass " << Target.getName()
 636      << "MCRegisterClasses[];\n";
 637
 638   // Start out by emitting each of the register classes.
 639   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 640
 641   // Collect all registers belonging to any allocatable class.
 642   std::set<Record*> AllocatableRegs;
 643
 644   // Collect allocatable registers.
 645   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 646     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 647     ArrayRef<Record*> Order = RC.getOrder();
 648
 649     if (RC.Allocatable)
 650       AllocatableRegs.insert(Order.begin(), Order.end());
 651   }
 652
 653   // Build a shared array of value types.
 654   SequenceToOffsetTable<std::vector<MVT::SimpleValueType> > VTSeqs;
 655   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc)
 656     VTSeqs.add(RegisterClasses[rc]->VTs);
 657   VTSeqs.layout();
 658   OS << "\nstatic const MVT::SimpleValueType VTLists[] = {\n";
 659   VTSeqs.emit(OS, printSimpleValueType, "MVT::Other");
 660   OS << "};\n";
 661
 662   // Now that all of the structs have been emitted, emit the instances.
 663   if (!RegisterClasses.empty()) {
 664     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 665
 666     OS << "\nstatic const TargetRegisterClass *const "
 667        << "NullRegClasses[] = { NULL };\n\n";
 668
 669     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 670
 671     if (NumSubRegIndices) {
 672       // Compute the super-register classes for each RegisterClass
 673       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 674         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 675         for (DenseMap<Record*,Record*>::const_iterator
 676              i = RC.SubRegClasses.begin(),
 677              e = RC.SubRegClasses.end(); i != e; ++i) {
 678           // Find the register class number of i->second for SuperRegClassMap.
 679           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 680           assert(RC2 && "Invalid register class in SubRegClasses");
 681           SuperRegClassMap[RC2->EnumValue].insert(rc);
 682         }
 683       }
 684
 685       // Emit the super-register classes for each RegisterClass
 686       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 687         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 688
 689         // Give the register class a legal C name if it's anonymous.
 690         std::string Name = RC.getName();
 691
 692         OS << "// " << Name
 693            << " Super-register Classes...\n"
 694            << "static const TargetRegisterClass *const "
 695            << Name << "SuperRegClasses[] = {\n  ";
 696
 697         bool Empty = true;
 698         std::map<unsigned, std::set<unsigned> >::iterator I =
 699           SuperRegClassMap.find(rc);
 700         if (I != SuperRegClassMap.end()) {
 701           for (std::set<unsigned>::iterator II = I->second.begin(),
 702                  EE = I->second.end(); II != EE; ++II) {
 703             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 704             if (!Empty)
 705               OS << ", ";
 706             OS << "&" << RC2.getQualifiedName() << "RegClass";
 707             Empty = false;
 708           }
 709         }
 710
 711         OS << (!Empty ? ", " : "") << "NULL";
 712         OS << "\n};\n\n";
 713       }
 714     }
 715
 716     // Emit the sub-classes array for each RegisterClass
 717     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 718       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 719
 720       // Give the register class a legal C name if it's anonymous.
 721       std::string Name = RC.getName();
 722
 723       OS << "static const uint32_t " << Name << "SubclassMask[] = {\n  ";
 724       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 725       OS << "\n};\n\n";
 726     }
 727
 728     // Emit NULL terminated super-class lists.
 729     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 730       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 731       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 732
 733       // Skip classes without supers.  We can reuse NullRegClasses.
 734       if (Supers.empty())
 735         continue;
 736
 737       OS << "static const TargetRegisterClass *const "
 738          << RC.getName() << "Superclasses[] = {\n";
 739       for (unsigned i = 0; i != Supers.size(); ++i)
 740         OS << "  &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 741       OS << "  NULL\n};\n\n";
 742     }
 743
 744     // Emit methods.
 745     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 746       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 747       if (!RC.AltOrderSelect.empty()) {
 748         OS << "\nstatic inline unsigned " << RC.getName()
 749            << "AltOrderSelect(const MachineFunction &MF) {"
 750            << RC.AltOrderSelect << "}\n\n"
 751            << "static ArrayRef<uint16_t> " << RC.getName()
 752            << "GetRawAllocationOrder(const MachineFunction &MF) {\n";
 753         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 754           ArrayRef<Record*> Elems = RC.getOrder(oi);
 755           if (!Elems.empty()) {
 756             OS << "  static const uint16_t AltOrder" << oi << "[] = {";
 757             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 758               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 759             OS << " };\n";
 760           }
 761         }
 762         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 763            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 764            << "  const ArrayRef<uint16_t> Order[] = {\n"
 765            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 766         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 767           if (RC.getOrder(oi).empty())
 768             OS << "),\n    ArrayRef<uint16_t>(";
 769           else
 770             OS << "),\n    makeArrayRef(AltOrder" << oi;
 771         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 772            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 773            << ");\n  return Order[Select];\n}\n";
 774         }
 775     }
 776
 777     // Now emit the actual value-initialized register class instances.
 778     OS << "namespace " << RegisterClasses[0]->Namespace
 779        << " {   // Register class instances\n";
 780
 781     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 782       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 783       OS << "  extern const TargetRegisterClass "
 784          << RegisterClasses[i]->getName() << "RegClass = {\n    "
 785          << '&' << Target.getName() << "MCRegisterClasses[" << RC.getName()
 786          << "RegClassID],\n    "
 787          << "VTLists + " << VTSeqs.get(RC.VTs) << ",\n    "
 788          << RC.getName() << "SubclassMask,\n    ";
 789       if (RC.getSuperClasses().empty())
 790         OS << "NullRegClasses,\n    ";
 791       else
 792         OS << RC.getName() << "Superclasses,\n    ";
 793       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 794          << "RegClasses,\n    ";
 795       if (RC.AltOrderSelect.empty())
 796         OS << "0\n";
 797       else
 798         OS << RC.getName() << "GetRawAllocationOrder\n";
 799       OS << "  };\n\n";
 800     }
 801
 802     OS << "}\n";
 803   }
 804
 805   OS << "\nnamespace {\n";
 806   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 807   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 808     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 809        << "RegClass,\n";
 810   OS << "  };\n";
 811   OS << "}\n";       // End of anonymous namespace...
 812
 813   // Emit extra information about registers.
 814   const std::string &TargetName = Target.getName();
 815   OS << "\n  static const TargetRegisterInfoDesc "
 816      << TargetName << "RegInfoDesc[] = "
 817      << "{ // Extra Descriptors\n";
 818   OS << "    { 0, 0 },\n";
 819
 820   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 821   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 822     const CodeGenRegister &Reg = *Regs[i];
 823     OS << "    { ";
 824     OS << Reg.CostPerUse << ", "
 825        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 826   }
 827   OS << "  };\n";      // End of register descriptors...
 828
 829
 830   // Calculate the mapping of subregister+index pairs to physical registers.
 831   // This will also create further anonymous indices.
 832   unsigned NamedIndices = RegBank.getNumNamedIndices();
 833
 834   // Emit SubRegIndex names, skipping 0
 835   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 836   OS << "\n  static const char *const " << TargetName
 837      << "SubRegIndexTable[] = { \"";
 838   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 839     OS << SubRegIndices[i]->getName();
 840     if (i+1 != e)
 841       OS << "\", \"";
 842   }
 843   OS << "\" };\n\n";
 844
 845   // Emit names of the anonymous subreg indices.
 846   if (SubRegIndices.size() > NamedIndices) {
 847     OS << "  enum {";
 848     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 849       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 850       if (i+1 != e)
 851         OS << ',';
 852     }
 853     OS << "\n  };\n\n";
 854   }
 855   OS << "\n";
 856
 857   std::string ClassName = Target.getName() + "GenRegisterInfo";
 858
 859   // Emit composeSubRegIndices
 860   OS << "unsigned " << ClassName
 861      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 862      << "  switch (IdxA) {\n"
 863      << "  default:\n    return IdxB;\n";
 864   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 865     bool Open = false;
 866     for (unsigned j = 0; j != e; ++j) {
 867       if (CodeGenSubRegIndex *Comp =
 868             SubRegIndices[i]->compose(SubRegIndices[j])) {
 869         if (!Open) {
 870           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 871              << ": switch(IdxB) {\n    default: return IdxB;\n";
 872           Open = true;
 873         }
 874         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 875            << ": return " << Comp->getQualifiedName() << ";\n";
 876       }
 877     }
 878     if (Open)
 879       OS << "    }\n";
 880   }
 881   OS << "  }\n}\n\n";
 882
 883   // Emit getSubClassWithSubReg.
 884   OS << "const TargetRegisterClass *" << ClassName
 885      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 886         " const {\n";
 887   if (SubRegIndices.empty()) {
 888     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 889        << "  return RC;\n";
 890   } else {
 891     // Use the smallest type that can hold a regclass ID with room for a
 892     // sentinel.
 893     if (RegisterClasses.size() < UINT8_MAX)
 894       OS << "  static const uint8_t Table[";
 895     else if (RegisterClasses.size() < UINT16_MAX)
 896       OS << "  static const uint16_t Table[";
 897     else
 898       throw "Too many register classes.";
 899     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 900     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 901       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 902       OS << "    {\t// " << RC.getName() << "\n";
 903       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 904         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 905         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 906           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 907              << " -> " << SRC->getName() << "\n";
 908         else
 909           OS << "      0,\t// " << Idx->getName() << "\n";
 910       }
 911       OS << "    },\n";
 912     }
 913     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 914        << "  if (!Idx) return RC;\n  --Idx;\n"
 915        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 916        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 917        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 918   }
 919   OS << "}\n\n";
 920
 921   // Emit getMatchingSuperRegClass.
 922   OS << "const TargetRegisterClass *" << ClassName
 923      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 924         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 925   if (SubRegIndices.empty()) {
 926     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 927   } else {
 928     // We need to find the largest sub-class of A such that every register has
 929     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 930     // super-register classes that map into B. Then compute the largest common
 931     // sub-class with A by taking advantage of the register class ordering,
 932     // like getCommonSubClass().
 933
 934     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 935     // the number of 32-bit words required to represent all register classes.
 936     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 937     BitVector BV(RegisterClasses.size());
 938
 939     OS << "  static const uint32_t Table[" << RegisterClasses.size()
 940        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 941     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 942       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 943       OS << "    {\t// " << RC.getName() << "\n";
 944       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 945         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 946         BV.reset();
 947         RC.getSuperRegClasses(Idx, BV);
 948         OS << "      { ";
 949         printBitVectorAsHex(OS, BV, 32);
 950         OS << "},\t// " << Idx->getName() << '\n';
 951       }
 952       OS << "    },\n";
 953     }
 954     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 955        << "  --Idx;\n"
 956        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 957        << "  const uint32_t *TV = Table[B->getID()][Idx];\n"
 958        << "  const uint32_t *SC = A->getSubClassMask();\n"
 959        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 960        << "    if (unsigned Common = TV[i] & SC[i])\n"
 961        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 962        << "  return 0;\n";
 963   }
 964   OS << "}\n\n";
 965
 966   // Emit the constructor of the class...
 967   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 968   OS << "extern const uint16_t " << TargetName << "RegLists[];\n";
 969   if (SubRegIndices.size() != 0)
 970     OS << "extern const uint16_t *get" << TargetName
 971        << "SubRegTable();\n";
 972
 973   EmitRegMappingTables(OS, Regs, true);
 974
 975   OS << ClassName << "::\n" << ClassName
 976      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 977      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 978      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 979      << "             " << TargetName << "SubRegIndexTable) {\n"
 980      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 981      << Regs.size()+1 << ", RA,\n                     " << TargetName
 982      << "MCRegisterClasses, " << RegisterClasses.size() << ",\n"
 983      << "                     " << TargetName << "RegLists,\n"
 984      << "                     ";
 985   if (SubRegIndices.size() != 0)
 986     OS << "get" << TargetName << "SubRegTable(), "
 987        << SubRegIndices.size() << ");\n\n";
 988   else
 989     OS << "NULL, 0);\n\n";
 990
 991   EmitRegMapping(OS, Regs, true);
 992
 993   OS << "}\n\n";
 994
 995
 996   // Emit CalleeSavedRegs information.
 997   std::vector<Record*> CSRSets =
 998     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 999   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
1000     Record *CSRSet = CSRSets[i];
1001     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
1002     assert(Regs && "Cannot expand CalleeSavedRegs instance");
1003
1004     // Emit the *_SaveList list of callee-saved registers.
1005     OS << "static const uint16_t " << CSRSet->getName()
1006        << "_SaveList[] = { ";
1007     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
1008       OS << getQualifiedName((*Regs)[r]) << ", ";
1009     OS << "0 };\n";
1010
1011     // Emit the *_RegMask bit mask of call-preserved registers.
1012     OS << "static const uint32_t " << CSRSet->getName()
1013        << "_RegMask[] = { ";
1014     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
1015     OS << "};\n";
1016   }
1017   OS << "\n\n";
1018
1019   OS << "} // End llvm namespace \n";
1020   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
1021 }
1022
1023 void RegisterInfoEmitter::run(raw_ostream &OS) {
1024   CodeGenTarget Target(Records);
1025   CodeGenRegBank &RegBank = Target.getRegBank();
1026   RegBank.computeDerivedInfo();
1027
1028   runEnums(OS, Target, RegBank);
1029   runMCDesc(OS, Target, RegBank);
1030   runTargetHeader(OS, Target, RegBank);
1031   runTargetDesc(OS, Target, RegBank);
1032 }