utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "llvm/TableGen/Record.h"
  20 #include "llvm/ADT/BitVector.h"
  21 #include "llvm/ADT/StringExtras.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/Support/Format.h"
  24 #include <algorithm>
  25 #include <set>
  26 using namespace llvm;
  27
  28 // runEnums - Print out enum values for all of the registers.
  29 void
  30 RegisterInfoEmitter::runEnums(raw_ostream &OS,
  31                               CodeGenTarget &Target, CodeGenRegBank &Bank) {
  32   const std::vector<CodeGenRegister*> &Registers = Bank.getRegisters();
  33
  34   std::string Namespace = Registers[0]->TheDef->getValueAsString("Namespace");
  35
  36   EmitSourceFileHeader("Target Register Enum Values", OS);
  37
  38   OS << "\n#ifdef GET_REGINFO_ENUM\n";
  39   OS << "#undef GET_REGINFO_ENUM\n";
  40
  41   OS << "namespace llvm {\n\n";
  42
  43   OS << "class MCRegisterClass;\n"
  44      << "extern const MCRegisterClass " << Namespace
  45      << "MCRegisterClasses[];\n\n";
  46
  47   if (!Namespace.empty())
  48     OS << "namespace " << Namespace << " {\n";
  49   OS << "enum {\n  NoRegister,\n";
  50
  51   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  52     OS << "  " << Registers[i]->getName() << " = " <<
  53       Registers[i]->EnumValue << ",\n";
  54   assert(Registers.size() == Registers[Registers.size()-1]->EnumValue &&
  55          "Register enum value mismatch!");
  56   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  57   OS << "};\n";
  58   if (!Namespace.empty())
  59     OS << "}\n";
  60
  61   ArrayRef<CodeGenRegisterClass*> RegisterClasses = Bank.getRegClasses();
  62   if (!RegisterClasses.empty()) {
  63     OS << "\n// Register classes\n";
  64     if (!Namespace.empty())
  65       OS << "namespace " << Namespace << " {\n";
  66     OS << "enum {\n";
  67     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
  68       if (i) OS << ",\n";
  69       OS << "  " << RegisterClasses[i]->getName() << "RegClassID";
  70       OS << " = " << i;
  71     }
  72     OS << "\n  };\n";
  73     if (!Namespace.empty())
  74       OS << "}\n";
  75   }
  76
  77   const std::vector<Record*> RegAltNameIndices = Target.getRegAltNameIndices();
  78   // If the only definition is the default NoRegAltName, we don't need to
  79   // emit anything.
  80   if (RegAltNameIndices.size() > 1) {
  81     OS << "\n// Register alternate name indices\n";
  82     if (!Namespace.empty())
  83       OS << "namespace " << Namespace << " {\n";
  84     OS << "enum {\n";
  85     for (unsigned i = 0, e = RegAltNameIndices.size(); i != e; ++i)
  86       OS << "  " << RegAltNameIndices[i]->getName() << ",\t// " << i << "\n";
  87     OS << "  NUM_TARGET_REG_ALT_NAMES = " << RegAltNameIndices.size() << "\n";
  88     OS << "};\n";
  89     if (!Namespace.empty())
  90       OS << "}\n";
  91   }
  92
  93
  94   OS << "} // End llvm namespace \n";
  95   OS << "#endif // GET_REGINFO_ENUM\n\n";
  96 }
  97
  98 void
  99 RegisterInfoEmitter::EmitRegMapping(raw_ostream &OS,
 100                                     const std::vector<CodeGenRegister*> &Regs,
 101                                     bool isCtor) {
 102
 103   // Collect all information about dwarf register numbers
 104   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 105   DwarfRegNumsMapTy DwarfRegNums;
 106
 107   // First, just pull all provided information to the map
 108   unsigned maxLength = 0;
 109   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 110     Record *Reg = Regs[i]->TheDef;
 111     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 112     maxLength = std::max((size_t)maxLength, RegNums.size());
 113     if (DwarfRegNums.count(Reg))
 114       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 115              << "specified multiple times\n";
 116     DwarfRegNums[Reg] = RegNums;
 117   }
 118
 119   if (!maxLength)
 120     return;
 121
 122   // Now we know maximal length of number list. Append -1's, where needed
 123   for (DwarfRegNumsMapTy::iterator
 124        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 125     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 126       I->second.push_back(-1);
 127
 128   // Emit reverse information about the dwarf register numbers.
 129   for (unsigned j = 0; j < 2; ++j) {
 130     OS << "  switch (";
 131     if (j == 0)
 132       OS << "DwarfFlavour";
 133     else
 134       OS << "EHFlavour";
 135     OS << ") {\n"
 136      << "  default:\n"
 137      << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 138
 139     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 140       OS << "  case " << i << ":\n";
 141       for (DwarfRegNumsMapTy::iterator
 142              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 143         int DwarfRegNo = I->second[i];
 144         if (DwarfRegNo < 0)
 145           continue;
 146         OS << "    ";
 147         if (!isCtor)
 148           OS << "RI->";
 149         OS << "mapDwarfRegToLLVMReg(" << DwarfRegNo << ", "
 150            << getQualifiedName(I->first) << ", ";
 151         if (j == 0)
 152           OS << "false";
 153         else
 154           OS << "true";
 155         OS << " );\n";
 156       }
 157       OS << "    break;\n";
 158     }
 159     OS << "  }\n";
 160   }
 161
 162   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 163     Record *Reg = Regs[i]->TheDef;
 164     const RecordVal *V = Reg->getValue("DwarfAlias");
 165     if (!V || !V->getValue())
 166       continue;
 167
 168     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 169     Record *Alias = DI->getDef();
 170     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 171   }
 172
 173   // Emit information about the dwarf register numbers.
 174   for (unsigned j = 0; j < 2; ++j) {
 175     OS << "  switch (";
 176     if (j == 0)
 177       OS << "DwarfFlavour";
 178     else
 179       OS << "EHFlavour";
 180     OS << ") {\n"
 181        << "  default:\n"
 182        << "    llvm_unreachable(\"Unknown DWARF flavour\");\n";
 183
 184     for (unsigned i = 0, e = maxLength; i != e; ++i) {
 185       OS << "  case " << i << ":\n";
 186       // Sort by name to get a stable order.
 187       for (DwarfRegNumsMapTy::iterator
 188              I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 189         int RegNo = I->second[i];
 190         if (RegNo == -1) // -1 is the default value, don't emit a mapping.
 191           continue;
 192
 193         OS << "    ";
 194         if (!isCtor)
 195           OS << "RI->";
 196         OS << "mapLLVMRegToDwarfReg(" << getQualifiedName(I->first) << ", "
 197            <<  RegNo << ", ";
 198         if (j == 0)
 199           OS << "false";
 200         else
 201           OS << "true";
 202         OS << " );\n";
 203       }
 204       OS << "    break;\n";
 205     }
 206     OS << "  }\n";
 207   }
 208 }
 209
 210 // Print a BitVector as a sequence of hex numbers using a little-endian mapping.
 211 // Width is the number of bits per hex number.
 212 static void printBitVectorAsHex(raw_ostream &OS,
 213                                 const BitVector &Bits,
 214                                 unsigned Width) {
 215   assert(Width <= 32 && "Width too large");
 216   unsigned Digits = (Width + 3) / 4;
 217   for (unsigned i = 0, e = Bits.size(); i < e; i += Width) {
 218     unsigned Value = 0;
 219     for (unsigned j = 0; j != Width && i + j != e; ++j)
 220       Value |= Bits.test(i + j) << j;
 221     OS << format("0x%0*x, ", Digits, Value);
 222   }
 223 }
 224
 225 // Helper to emit a set of bits into a constant byte array.
 226 class BitVectorEmitter {
 227   BitVector Values;
 228 public:
 229   void add(unsigned v) {
 230     if (v >= Values.size())
 231       Values.resize(((v/8)+1)*8); // Round up to the next byte.
 232     Values[v] = true;
 233   }
 234
 235   void print(raw_ostream &OS) {
 236     printBitVectorAsHex(OS, Values, 8);
 237   }
 238 };
 239
 240 //
 241 // runMCDesc - Print out MC register descriptions.
 242 //
 243 void
 244 RegisterInfoEmitter::runMCDesc(raw_ostream &OS, CodeGenTarget &Target,
 245                                CodeGenRegBank &RegBank) {
 246   EmitSourceFileHeader("MC Register Information", OS);
 247
 248   OS << "\n#ifdef GET_REGINFO_MC_DESC\n";
 249   OS << "#undef GET_REGINFO_MC_DESC\n";
 250
 251   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 252   RegBank.computeOverlaps(Overlaps);
 253
 254   OS << "namespace llvm {\n\n";
 255
 256   const std::string &TargetName = Target.getName();
 257
 258   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 259
 260   OS << "extern const unsigned " << TargetName << "RegOverlaps[] = {\n";
 261
 262   // Emit an overlap list for all registers.
 263   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 264     const CodeGenRegister *Reg = Regs[i];
 265     const CodeGenRegister::Set &O = Overlaps[Reg];
 266     // Move Reg to the front so TRI::getAliasSet can share the list.
 267     OS << "  /* " << Reg->getName() << "_Overlaps */ "
 268        << getQualifiedName(Reg->TheDef) << ", ";
 269     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 270          I != E; ++I)
 271       if (*I != Reg)
 272         OS << getQualifiedName((*I)->TheDef) << ", ";
 273     OS << "0,\n";
 274   }
 275   OS << "};\n\n";
 276
 277   OS << "extern const unsigned " << TargetName << "SubRegsSet[] = {\n";
 278   // Emit the empty sub-registers list
 279   OS << "  /* Empty_SubRegsSet */ 0,\n";
 280   // Loop over all of the registers which have sub-registers, emitting the
 281   // sub-registers list to memory.
 282   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 283     const CodeGenRegister &Reg = *Regs[i];
 284     if (Reg.getSubRegs().empty())
 285      continue;
 286     // getSubRegs() orders by SubRegIndex. We want a topological order.
 287     SetVector<CodeGenRegister*> SR;
 288     Reg.addSubRegsPreOrder(SR, RegBank);
 289     OS << "  /* " << Reg.getName() << "_SubRegsSet */ ";
 290     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 291       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 292     OS << "0,\n";
 293   }
 294   OS << "};\n\n";
 295
 296   OS << "extern const unsigned " << TargetName << "SuperRegsSet[] = {\n";
 297   // Emit the empty super-registers list
 298   OS << "  /* Empty_SuperRegsSet */ 0,\n";
 299   // Loop over all of the registers which have super-registers, emitting the
 300   // super-registers list to memory.
 301   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 302     const CodeGenRegister &Reg = *Regs[i];
 303     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 304     if (SR.empty())
 305       continue;
 306     OS << "  /* " << Reg.getName() << "_SuperRegsSet */ ";
 307     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 308       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 309     OS << "0,\n";
 310   }
 311   OS << "};\n\n";
 312
 313   OS << "extern const MCRegisterDesc " << TargetName
 314      << "RegDesc[] = { // Descriptors\n";
 315   OS << "  { \"NOREG\", -1, -1, -1 },\n";
 316
 317   // Now that register alias and sub-registers sets have been emitted, emit the
 318   // register descriptors now.
 319   unsigned OverlapsIndex = 0;
 320   unsigned SubRegIndex = 1; // skip 1 for empty set
 321   unsigned SuperRegIndex = 1; // skip 1 for empty set
 322   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 323     const CodeGenRegister *Reg = Regs[i];
 324     OS << "  { \"";
 325     OS << Reg->getName() << "\", /* " << Reg->getName() << "_Overlaps */ "
 326        << OverlapsIndex << ", ";
 327     OverlapsIndex += Overlaps[Reg].size() + 1;
 328     if (!Reg->getSubRegs().empty()) {
 329       OS << "/* " << Reg->getName() << "_SubRegsSet */ " << SubRegIndex
 330          << ", ";
 331       // FIXME not very nice to recalculate this
 332       SetVector<CodeGenRegister*> SR;
 333       Reg->addSubRegsPreOrder(SR, RegBank);
 334       SubRegIndex += SR.size() + 1;
 335     } else
 336       OS << "/* Empty_SubRegsSet */ 0, ";
 337     if (!Reg->getSuperRegs().empty()) {
 338       OS << "/* " << Reg->getName() << "_SuperRegsSet */ " << SuperRegIndex;
 339       SuperRegIndex += Reg->getSuperRegs().size() + 1;
 340     } else
 341       OS << "/* Empty_SuperRegsSet */ 0";
 342     OS << " },\n";
 343   }
 344   OS << "};\n\n";      // End of register descriptors...
 345
 346   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 347
 348   // Loop over all of the register classes... emitting each one.
 349   OS << "namespace {     // Register classes...\n";
 350
 351   // Emit the register enum value arrays for each RegisterClass
 352   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 353     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 354     ArrayRef<Record*> Order = RC.getOrder();
 355
 356     // Give the register class a legal C name if it's anonymous.
 357     std::string Name = RC.getName();
 358
 359     // Emit the register list now.
 360     OS << "  // " << Name << " Register Class...\n"
 361        << "  const unsigned " << Name
 362        << "[] = {\n    ";
 363     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 364       Record *Reg = Order[i];
 365       OS << getQualifiedName(Reg) << ", ";
 366     }
 367     OS << "\n  };\n\n";
 368
 369     OS << "  // " << Name << " Bit set.\n"
 370        << "  const unsigned char " << Name
 371        << "Bits[] = {\n    ";
 372     BitVectorEmitter BVE;
 373     for (unsigned i = 0, e = Order.size(); i != e; ++i) {
 374       Record *Reg = Order[i];
 375       BVE.add(Target.getRegBank().getReg(Reg)->EnumValue);
 376     }
 377     BVE.print(OS);
 378     OS << "\n  };\n\n";
 379
 380   }
 381   OS << "}\n\n";
 382
 383   OS << "extern const MCRegisterClass " << TargetName
 384      << "MCRegisterClasses[] = {\n";
 385
 386   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 387     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 388     OS << "  { " << RC.getQualifiedName() + "RegClassID" << ", "
 389        << '\"' << RC.getName() << "\", "
 390        << RC.SpillSize/8 << ", "
 391        << RC.SpillAlignment/8 << ", "
 392        << RC.CopyCost << ", "
 393        << RC.Allocatable << ", "
 394        << RC.getName() << ", " << RC.getName() << " + "
 395        << RC.getOrder().size() << ", "
 396        << RC.getName() << "Bits, sizeof(" << RC.getName() << "Bits)"
 397        << " },\n";
 398   }
 399
 400   OS << "};\n\n";
 401
 402   // MCRegisterInfo initialization routine.
 403   OS << "static inline void Init" << TargetName
 404      << "MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, "
 405      << "unsigned DwarfFlavour = 0, unsigned EHFlavour = 0) {\n";
 406   OS << "  RI->InitMCRegisterInfo(" << TargetName << "RegDesc, "
 407      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 408      << RegisterClasses.size() << ", " << TargetName << "RegOverlaps, "
 409      << TargetName << "SubRegsSet, " << TargetName << "SuperRegsSet);\n\n";
 410
 411   EmitRegMapping(OS, Regs, false);
 412
 413   OS << "}\n\n";
 414
 415
 416   OS << "} // End llvm namespace \n";
 417   OS << "#endif // GET_REGINFO_MC_DESC\n\n";
 418 }
 419
 420 void
 421 RegisterInfoEmitter::runTargetHeader(raw_ostream &OS, CodeGenTarget &Target,
 422                                      CodeGenRegBank &RegBank) {
 423   EmitSourceFileHeader("Register Information Header Fragment", OS);
 424
 425   OS << "\n#ifdef GET_REGINFO_HEADER\n";
 426   OS << "#undef GET_REGINFO_HEADER\n";
 427
 428   const std::string &TargetName = Target.getName();
 429   std::string ClassName = TargetName + "GenRegisterInfo";
 430
 431   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
 432   OS << "#include <string>\n\n";
 433
 434   OS << "namespace llvm {\n\n";
 435
 436   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
 437      << "  explicit " << ClassName
 438      << "(unsigned RA, unsigned D = 0, unsigned E = 0);\n"
 439      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
 440      << "     { return false; }\n"
 441      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
 442      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
 443      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
 444      << "  const TargetRegisterClass *"
 445         "getSubClassWithSubReg(const TargetRegisterClass*, unsigned) const;\n"
 446      << "  const TargetRegisterClass *getMatchingSuperRegClass("
 447         "const TargetRegisterClass*, const TargetRegisterClass*, "
 448         "unsigned) const;\n"
 449      << "};\n\n";
 450
 451   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 452   if (!SubRegIndices.empty()) {
 453     OS << "\n// Subregister indices\n";
 454     std::string Namespace =
 455       SubRegIndices[0]->getNamespace();
 456     if (!Namespace.empty())
 457       OS << "namespace " << Namespace << " {\n";
 458     OS << "enum {\n  NoSubRegister,\n";
 459     for (unsigned i = 0, e = RegBank.getNumNamedIndices(); i != e; ++i)
 460       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
 461     OS << "  NUM_TARGET_NAMED_SUBREGS\n};\n";
 462     if (!Namespace.empty())
 463       OS << "}\n";
 464   }
 465
 466   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 467
 468   if (!RegisterClasses.empty()) {
 469     OS << "namespace " << RegisterClasses[0]->Namespace
 470        << " { // Register classes\n";
 471
 472     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 473       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 474       const std::string &Name = RC.getName();
 475
 476       // Output the register class definition.
 477       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 478          << "    " << Name << "Class();\n";
 479       if (!RC.AltOrderSelect.empty())
 480         OS << "    ArrayRef<unsigned> "
 481               "getRawAllocationOrder(const MachineFunction&) const;\n";
 482       OS << "  };\n";
 483
 484       // Output the extern for the instance.
 485       OS << "  extern " << Name << "Class\t" << Name << "RegClass;\n";
 486       // Output the extern for the pointer to the instance (should remove).
 487       OS << "  static TargetRegisterClass * const "<< Name <<"RegisterClass = &"
 488          << Name << "RegClass;\n";
 489     }
 490     OS << "} // end of namespace " << TargetName << "\n\n";
 491   }
 492   OS << "} // End llvm namespace \n";
 493   OS << "#endif // GET_REGINFO_HEADER\n\n";
 494 }
 495
 496 //
 497 // runTargetDesc - Output the target register and register file descriptions.
 498 //
 499 void
 500 RegisterInfoEmitter::runTargetDesc(raw_ostream &OS, CodeGenTarget &Target,
 501                                    CodeGenRegBank &RegBank){
 502   EmitSourceFileHeader("Target Register and Register Classes Information", OS);
 503
 504   OS << "\n#ifdef GET_REGINFO_TARGET_DESC\n";
 505   OS << "#undef GET_REGINFO_TARGET_DESC\n";
 506
 507   OS << "namespace llvm {\n\n";
 508
 509   // Get access to MCRegisterClass data.
 510   OS << "extern const MCRegisterClass " << Target.getName()
 511      << "MCRegisterClasses[];\n";
 512
 513   // Start out by emitting each of the register classes.
 514   ArrayRef<CodeGenRegisterClass*> RegisterClasses = RegBank.getRegClasses();
 515
 516   // Collect all registers belonging to any allocatable class.
 517   std::set<Record*> AllocatableRegs;
 518
 519   // Collect allocatable registers.
 520   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 521     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 522     ArrayRef<Record*> Order = RC.getOrder();
 523
 524     if (RC.Allocatable)
 525       AllocatableRegs.insert(Order.begin(), Order.end());
 526   }
 527
 528   OS << "namespace {     // Register classes...\n";
 529
 530   // Emit the ValueType arrays for each RegisterClass
 531   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 532     const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 533
 534     // Give the register class a legal C name if it's anonymous.
 535     std::string Name = RC.getName() + "VTs";
 536
 537     // Emit the register list now.
 538     OS << "  // " << Name
 539        << " Register Class Value Types...\n"
 540        << "  const MVT::SimpleValueType " << Name
 541        << "[] = {\n    ";
 542     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 543       OS << getEnumName(RC.VTs[i]) << ", ";
 544     OS << "MVT::Other\n  };\n\n";
 545   }
 546   OS << "}  // end anonymous namespace\n\n";
 547
 548   // Now that all of the structs have been emitted, emit the instances.
 549   if (!RegisterClasses.empty()) {
 550     OS << "namespace " << RegisterClasses[0]->Namespace
 551        << " {   // Register class instances\n";
 552     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 553       OS << "  " << RegisterClasses[i]->getName()  << "Class\t"
 554          << RegisterClasses[i]->getName() << "RegClass;\n";
 555
 556     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 557
 558     OS << "\n  static const TargetRegisterClass* const "
 559       << "NullRegClasses[] = { NULL };\n\n";
 560
 561     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 562
 563     if (NumSubRegIndices) {
 564       // Compute the super-register classes for each RegisterClass
 565       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 566         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 567         for (DenseMap<Record*,Record*>::const_iterator
 568              i = RC.SubRegClasses.begin(),
 569              e = RC.SubRegClasses.end(); i != e; ++i) {
 570           // Find the register class number of i->second for SuperRegClassMap.
 571           const CodeGenRegisterClass *RC2 = RegBank.getRegClass(i->second);
 572           assert(RC2 && "Invalid register class in SubRegClasses");
 573           SuperRegClassMap[RC2->EnumValue].insert(rc);
 574         }
 575       }
 576
 577       // Emit the super-register classes for each RegisterClass
 578       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 579         const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 580
 581         // Give the register class a legal C name if it's anonymous.
 582         std::string Name = RC.getName();
 583
 584         OS << "  // " << Name
 585            << " Super-register Classes...\n"
 586            << "  static const TargetRegisterClass* const "
 587            << Name << "SuperRegClasses[] = {\n    ";
 588
 589         bool Empty = true;
 590         std::map<unsigned, std::set<unsigned> >::iterator I =
 591           SuperRegClassMap.find(rc);
 592         if (I != SuperRegClassMap.end()) {
 593           for (std::set<unsigned>::iterator II = I->second.begin(),
 594                  EE = I->second.end(); II != EE; ++II) {
 595             const CodeGenRegisterClass &RC2 = *RegisterClasses[*II];
 596             if (!Empty)
 597               OS << ", ";
 598             OS << "&" << RC2.getQualifiedName() << "RegClass";
 599             Empty = false;
 600           }
 601         }
 602
 603         OS << (!Empty ? ", " : "") << "NULL";
 604         OS << "\n  };\n\n";
 605       }
 606     }
 607
 608     // Emit the sub-classes array for each RegisterClass
 609     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 610       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 611
 612       // Give the register class a legal C name if it's anonymous.
 613       std::string Name = RC.getName();
 614
 615       OS << "  static const unsigned " << Name << "SubclassMask[] = { ";
 616       printBitVectorAsHex(OS, RC.getSubClasses(), 32);
 617       OS << "};\n\n";
 618     }
 619
 620     // Emit NULL terminated super-class lists.
 621     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 622       const CodeGenRegisterClass &RC = *RegisterClasses[rc];
 623       ArrayRef<CodeGenRegisterClass*> Supers = RC.getSuperClasses();
 624
 625       // Skip classes without supers.  We can reuse NullRegClasses.
 626       if (Supers.empty())
 627         continue;
 628
 629       OS << "  static const TargetRegisterClass* const "
 630          << RC.getName() << "Superclasses[] = {\n";
 631       for (unsigned i = 0; i != Supers.size(); ++i)
 632         OS << "    &" << Supers[i]->getQualifiedName() << "RegClass,\n";
 633       OS << "    NULL\n  };\n\n";
 634     }
 635
 636     // Emit methods.
 637     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 638       const CodeGenRegisterClass &RC = *RegisterClasses[i];
 639       OS << RC.getName() << "Class::" << RC.getName()
 640          << "Class()  : TargetRegisterClass(&"
 641          << Target.getName() << "MCRegisterClasses["
 642          << RC.getName() + "RegClassID" << "], "
 643          << RC.getName() + "VTs" << ", "
 644          << RC.getName() + "SubclassMask" << ", ";
 645       if (RC.getSuperClasses().empty())
 646         OS << "NullRegClasses, ";
 647       else
 648         OS << RC.getName() + "Superclasses, ";
 649       OS << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 650          << "RegClasses"
 651          << ") {}\n";
 652       if (!RC.AltOrderSelect.empty()) {
 653         OS << "\nstatic inline unsigned " << RC.getName()
 654            << "AltOrderSelect(const MachineFunction &MF) {"
 655            << RC.AltOrderSelect << "}\n\nArrayRef<unsigned> "
 656            << RC.getName() << "Class::"
 657            << "getRawAllocationOrder(const MachineFunction &MF) const {\n";
 658         for (unsigned oi = 1 , oe = RC.getNumOrders(); oi != oe; ++oi) {
 659           ArrayRef<Record*> Elems = RC.getOrder(oi);
 660           if (!Elems.empty()) {
 661             OS << "  static const unsigned AltOrder" << oi << "[] = {";
 662             for (unsigned elem = 0; elem != Elems.size(); ++elem)
 663               OS << (elem ? ", " : " ") << getQualifiedName(Elems[elem]);
 664             OS << " };\n";
 665           }
 666         }
 667         OS << "  const MCRegisterClass &MCR = " << Target.getName()
 668            << "MCRegisterClasses[" << RC.getQualifiedName() + "RegClassID];\n"
 669            << "  static const ArrayRef<unsigned> Order[] = {\n"
 670            << "    makeArrayRef(MCR.begin(), MCR.getNumRegs()";
 671         for (unsigned oi = 1, oe = RC.getNumOrders(); oi != oe; ++oi)
 672           if (RC.getOrder(oi).empty())
 673             OS << "),\n    ArrayRef<unsigned>(";
 674           else
 675             OS << "),\n    makeArrayRef(AltOrder" << oi;
 676         OS << ")\n  };\n  const unsigned Select = " << RC.getName()
 677            << "AltOrderSelect(MF);\n  assert(Select < " << RC.getNumOrders()
 678            << ");\n  return Order[Select];\n}\n";
 679         }
 680     }
 681
 682     OS << "}\n";
 683   }
 684
 685   OS << "\nnamespace {\n";
 686   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 687   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 688     OS << "    &" << RegisterClasses[i]->getQualifiedName()
 689        << "RegClass,\n";
 690   OS << "  };\n";
 691   OS << "}\n";       // End of anonymous namespace...
 692
 693   // Emit extra information about registers.
 694   const std::string &TargetName = Target.getName();
 695   OS << "\n  static const TargetRegisterInfoDesc "
 696      << TargetName << "RegInfoDesc[] = "
 697      << "{ // Extra Descriptors\n";
 698   OS << "    { 0, 0 },\n";
 699
 700   const std::vector<CodeGenRegister*> &Regs = RegBank.getRegisters();
 701   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 702     const CodeGenRegister &Reg = *Regs[i];
 703     OS << "    { ";
 704     OS << Reg.CostPerUse << ", "
 705        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 706   }
 707   OS << "  };\n";      // End of register descriptors...
 708
 709
 710   // Calculate the mapping of subregister+index pairs to physical registers.
 711   // This will also create further anonymous indexes.
 712   unsigned NamedIndices = RegBank.getNumNamedIndices();
 713
 714   // Emit SubRegIndex names, skipping 0
 715   ArrayRef<CodeGenSubRegIndex*> SubRegIndices = RegBank.getSubRegIndices();
 716   OS << "\n  static const char *const " << TargetName
 717      << "SubRegIndexTable[] = { \"";
 718   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 719     OS << SubRegIndices[i]->getName();
 720     if (i+1 != e)
 721       OS << "\", \"";
 722   }
 723   OS << "\" };\n\n";
 724
 725   // Emit names of the anonymus subreg indexes.
 726   if (SubRegIndices.size() > NamedIndices) {
 727     OS << "  enum {";
 728     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 729       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 730       if (i+1 != e)
 731         OS << ',';
 732     }
 733     OS << "\n  };\n\n";
 734   }
 735   OS << "\n";
 736
 737   std::string ClassName = Target.getName() + "GenRegisterInfo";
 738
 739   // Emit the subregister + index mapping function based on the information
 740   // calculated above.
 741   OS << "unsigned " << ClassName
 742      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 743      << "  switch (RegNo) {\n"
 744      << "  default:\n    return 0;\n";
 745   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 746     const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 747     if (SRM.empty())
 748       continue;
 749     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 750     OS << "    switch (Index) {\n";
 751     OS << "    default: return 0;\n";
 752     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 753          ie = SRM.end(); ii != ie; ++ii)
 754       OS << "    case " << ii->first->getQualifiedName()
 755          << ": return " << getQualifiedName(ii->second->TheDef) << ";\n";
 756     OS << "    };\n" << "    break;\n";
 757   }
 758   OS << "  };\n";
 759   OS << "  return 0;\n";
 760   OS << "}\n\n";
 761
 762   OS << "unsigned " << ClassName
 763      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 764      << "  switch (RegNo) {\n"
 765      << "  default:\n    return 0;\n";
 766    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 767      const CodeGenRegister::SubRegMap &SRM = Regs[i]->getSubRegs();
 768      if (SRM.empty())
 769        continue;
 770     OS << "  case " << getQualifiedName(Regs[i]->TheDef) << ":\n";
 771     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 772          ie = SRM.end(); ii != ie; ++ii)
 773       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 774          << ")  return " << ii->first->getQualifiedName() << ";\n";
 775     OS << "    return 0;\n";
 776   }
 777   OS << "  };\n";
 778   OS << "  return 0;\n";
 779   OS << "}\n\n";
 780
 781   // Emit composeSubRegIndices
 782   OS << "unsigned " << ClassName
 783      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 784      << "  switch (IdxA) {\n"
 785      << "  default:\n    return IdxB;\n";
 786   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 787     bool Open = false;
 788     for (unsigned j = 0; j != e; ++j) {
 789       if (CodeGenSubRegIndex *Comp =
 790             SubRegIndices[i]->compose(SubRegIndices[j])) {
 791         if (!Open) {
 792           OS << "  case " << SubRegIndices[i]->getQualifiedName()
 793              << ": switch(IdxB) {\n    default: return IdxB;\n";
 794           Open = true;
 795         }
 796         OS << "    case " << SubRegIndices[j]->getQualifiedName()
 797            << ": return " << Comp->getQualifiedName() << ";\n";
 798       }
 799     }
 800     if (Open)
 801       OS << "    }\n";
 802   }
 803   OS << "  }\n}\n\n";
 804
 805   // Emit getSubClassWithSubReg.
 806   OS << "const TargetRegisterClass *" << ClassName
 807      << "::getSubClassWithSubReg(const TargetRegisterClass *RC, unsigned Idx)"
 808         " const {\n";
 809   if (SubRegIndices.empty()) {
 810     OS << "  assert(Idx == 0 && \"Target has no sub-registers\");\n"
 811        << "  return RC;\n";
 812   } else {
 813     // Use the smallest type that can hold a regclass ID with room for a
 814     // sentinel.
 815     if (RegisterClasses.size() < UINT8_MAX)
 816       OS << "  static const uint8_t Table[";
 817     else if (RegisterClasses.size() < UINT16_MAX)
 818       OS << "  static const uint16_t Table[";
 819     else
 820       throw "Too many register classes.";
 821     OS << RegisterClasses.size() << "][" << SubRegIndices.size() << "] = {\n";
 822     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 823       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 824       OS << "    {\t// " << RC.getName() << "\n";
 825       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 826         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 827         if (CodeGenRegisterClass *SRC = RC.getSubClassWithSubReg(Idx))
 828           OS << "      " << SRC->EnumValue + 1 << ",\t// " << Idx->getName()
 829              << " -> " << SRC->getName() << "\n";
 830         else
 831           OS << "      0,\t// " << Idx->getName() << "\n";
 832       }
 833       OS << "    },\n";
 834     }
 835     OS << "  };\n  assert(RC && \"Missing regclass\");\n"
 836        << "  if (!Idx) return RC;\n  --Idx;\n"
 837        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 838        << "  unsigned TV = Table[RC->getID()][Idx];\n"
 839        << "  return TV ? getRegClass(TV - 1) : 0;\n";
 840   }
 841   OS << "}\n\n";
 842
 843   // Emit getMatchingSuperRegClass.
 844   OS << "const TargetRegisterClass *" << ClassName
 845      << "::getMatchingSuperRegClass(const TargetRegisterClass *A,"
 846         " const TargetRegisterClass *B, unsigned Idx) const {\n";
 847   if (SubRegIndices.empty()) {
 848     OS << "  llvm_unreachable(\"Target has no sub-registers\");\n";
 849   } else {
 850     // We need to find the largest sub-class of A such that every register has
 851     // an Idx sub-register in B.  Map (B, Idx) to a bit-vector of
 852     // super-register classes that map into B. Then compute the largest common
 853     // sub-class with A by taking advantage of the register class ordering,
 854     // like getCommonSubClass().
 855
 856     // Bitvector table is NumRCs x NumSubIndexes x BVWords, where BVWords is
 857     // the number of 32-bit words required to represent all register classes.
 858     const unsigned BVWords = (RegisterClasses.size()+31)/32;
 859     BitVector BV(RegisterClasses.size());
 860
 861     OS << "  static const unsigned Table[" << RegisterClasses.size()
 862        << "][" << SubRegIndices.size() << "][" << BVWords << "] = {\n";
 863     for (unsigned rci = 0, rce = RegisterClasses.size(); rci != rce; ++rci) {
 864       const CodeGenRegisterClass &RC = *RegisterClasses[rci];
 865       OS << "    {\t// " << RC.getName() << "\n";
 866       for (unsigned sri = 0, sre = SubRegIndices.size(); sri != sre; ++sri) {
 867         CodeGenSubRegIndex *Idx = SubRegIndices[sri];
 868         BV.reset();
 869         RC.getSuperRegClasses(Idx, BV);
 870         OS << "      { ";
 871         printBitVectorAsHex(OS, BV, 32);
 872         OS << "},\t// " << Idx->getName() << '\n';
 873       }
 874       OS << "    },\n";
 875     }
 876     OS << "  };\n  assert(A && B && \"Missing regclass\");\n"
 877        << "  --Idx;\n"
 878        << "  assert(Idx < " << SubRegIndices.size() << " && \"Bad subreg\");\n"
 879        << "  const unsigned *TV = Table[B->getID()][Idx];\n"
 880        << "  const unsigned *SC = A->getSubClassMask();\n"
 881        << "  for (unsigned i = 0; i != " << BVWords << "; ++i)\n"
 882        << "    if (unsigned Common = TV[i] & SC[i])\n"
 883        << "      return getRegClass(32*i + CountTrailingZeros_32(Common));\n"
 884        << "  return 0;\n";
 885   }
 886   OS << "}\n\n";
 887
 888   // Emit the constructor of the class...
 889   OS << "extern const MCRegisterDesc " << TargetName << "RegDesc[];\n";
 890   OS << "extern const unsigned " << TargetName << "RegOverlaps[];\n";
 891   OS << "extern const unsigned " << TargetName << "SubRegsSet[];\n";
 892   OS << "extern const unsigned " << TargetName << "SuperRegsSet[];\n";
 893
 894   OS << ClassName << "::" << ClassName
 895      << "(unsigned RA, unsigned DwarfFlavour, unsigned EHFlavour)\n"
 896      << "  : TargetRegisterInfo(" << TargetName << "RegInfoDesc"
 897      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 898      << "                 " << TargetName << "SubRegIndexTable) {\n"
 899      << "  InitMCRegisterInfo(" << TargetName << "RegDesc, "
 900      << Regs.size()+1 << ", RA, " << TargetName << "MCRegisterClasses, "
 901      << RegisterClasses.size() << ", " << TargetName << "RegOverlaps, "
 902      << TargetName << "SubRegsSet, " << TargetName << "SuperRegsSet);\n\n";
 903
 904   EmitRegMapping(OS, Regs, true);
 905
 906   OS << "}\n\n";
 907
 908
 909   // Emit CalleeSavedRegs information.
 910   std::vector<Record*> CSRSets =
 911     Records.getAllDerivedDefinitions("CalleeSavedRegs");
 912   for (unsigned i = 0, e = CSRSets.size(); i != e; ++i) {
 913     Record *CSRSet = CSRSets[i];
 914     const SetTheory::RecVec *Regs = RegBank.getSets().expand(CSRSet);
 915     assert(Regs && "Cannot expand CalleeSavedRegs instance");
 916
 917     // Emit the *_SaveList list of callee-saved registers.
 918     OS << "static const unsigned " << CSRSet->getName()
 919        << "_SaveList[] = { ";
 920     for (unsigned r = 0, re = Regs->size(); r != re; ++r)
 921       OS << getQualifiedName((*Regs)[r]) << ", ";
 922     OS << "0 };\n";
 923
 924     // Emit the *_RegMask bit mask of call-preserved registers.
 925     OS << "static const uint32_t " << CSRSet->getName()
 926        << "_RegMask[] = { ";
 927     printBitVectorAsHex(OS, RegBank.computeCoveredRegisters(*Regs), 32);
 928     OS << "};\n";
 929   }
 930   OS << "\n\n";
 931
 932   OS << "} // End llvm namespace \n";
 933   OS << "#endif // GET_REGINFO_TARGET_DESC\n\n";
 934 }
 935
 936 void RegisterInfoEmitter::run(raw_ostream &OS) {
 937   CodeGenTarget Target(Records);
 938   CodeGenRegBank &RegBank = Target.getRegBank();
 939   RegBank.computeDerivedInfo();
 940
 941   runEnums(OS, Target, RegBank);
 942   runMCDesc(OS, Target, RegBank);
 943   runTargetHeader(OS, Target, RegBank);
 944   runTargetDesc(OS, Target, RegBank);
 945 }