utils/TableGen/RegisterInfoEmitter.cpp

   1 //===- RegisterInfoEmitter.cpp - Generate a Register File Desc. -*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This tablegen backend is responsible for emitting a description of a target
  11 // register file for a code generator.  It uses instances of the Register,
  12 // RegisterAliases, and RegisterClass classes to gather this information.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "RegisterInfoEmitter.h"
  17 #include "CodeGenTarget.h"
  18 #include "CodeGenRegisters.h"
  19 #include "Record.h"
  20 #include "llvm/ADT/StringExtras.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/Support/Format.h"
  23 #include <algorithm>
  24 #include <set>
  25 using namespace llvm;
  26
  27 // runEnums - Print out enum values for all of the registers.
  28 void RegisterInfoEmitter::runEnums(raw_ostream &OS) {
  29   CodeGenTarget Target(Records);
  30   CodeGenRegBank &Bank = Target.getRegBank();
  31   const std::vector<CodeGenRegister> &Registers = Target.getRegisters();
  32
  33   std::string Namespace = Registers[0].TheDef->getValueAsString("Namespace");
  34
  35   EmitSourceFileHeader("Target Register Enum Values", OS);
  36   OS << "namespace llvm {\n\n";
  37
  38   if (!Namespace.empty())
  39     OS << "namespace " << Namespace << " {\n";
  40   OS << "enum {\n  NoRegister,\n";
  41
  42   for (unsigned i = 0, e = Registers.size(); i != e; ++i)
  43     OS << "  " << Registers[i].getName() << " = " <<
  44       Registers[i].EnumValue << ",\n";
  45   assert(Registers.size() == Registers[Registers.size()-1].EnumValue &&
  46          "Register enum value mismatch!");
  47   OS << "  NUM_TARGET_REGS \t// " << Registers.size()+1 << "\n";
  48   OS << "};\n";
  49   if (!Namespace.empty())
  50     OS << "}\n";
  51
  52   const std::vector<Record*> &SubRegIndices = Bank.getSubRegIndices();
  53   if (!SubRegIndices.empty()) {
  54     OS << "\n// Subregister indices\n";
  55     Namespace = SubRegIndices[0]->getValueAsString("Namespace");
  56     if (!Namespace.empty())
  57       OS << "namespace " << Namespace << " {\n";
  58     OS << "enum {\n  NoSubRegister,\n";
  59     for (unsigned i = 0, e = Bank.getNumNamedIndices(); i != e; ++i)
  60       OS << "  " << SubRegIndices[i]->getName() << ",\t// " << i+1 << "\n";
  61     OS << "  NUM_TARGET_NAMED_SUBREGS = " << SubRegIndices.size()+1 << "\n";
  62     OS << "};\n";
  63     if (!Namespace.empty())
  64       OS << "}\n";
  65   }
  66   OS << "} // End llvm namespace \n";
  67 }
  68
  69 void RegisterInfoEmitter::runHeader(raw_ostream &OS) {
  70   EmitSourceFileHeader("Register Information Header Fragment", OS);
  71   CodeGenTarget Target(Records);
  72   const std::string &TargetName = Target.getName();
  73   std::string ClassName = TargetName + "GenRegisterInfo";
  74
  75   OS << "#include \"llvm/Target/TargetRegisterInfo.h\"\n";
  76   OS << "#include <string>\n\n";
  77
  78   OS << "namespace llvm {\n\n";
  79
  80   OS << "struct " << ClassName << " : public TargetRegisterInfo {\n"
  81      << "  explicit " << ClassName
  82      << "(int CallFrameSetupOpcode = -1, int CallFrameDestroyOpcode = -1);\n"
  83      << "  virtual int getDwarfRegNumFull(unsigned RegNum, "
  84      << "unsigned Flavour) const;\n"
  85      << "  virtual int getLLVMRegNumFull(unsigned DwarfRegNum, "
  86      << "unsigned Flavour) const;\n"
  87      << "  virtual int getDwarfRegNum(unsigned RegNum, bool isEH) const = 0;\n"
  88      << "  virtual bool needsStackRealignment(const MachineFunction &) const\n"
  89      << "     { return false; }\n"
  90      << "  unsigned getSubReg(unsigned RegNo, unsigned Index) const;\n"
  91      << "  unsigned getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const;\n"
  92      << "  unsigned composeSubRegIndices(unsigned, unsigned) const;\n"
  93      << "};\n\n";
  94
  95   const std::vector<CodeGenRegisterClass> &RegisterClasses =
  96     Target.getRegisterClasses();
  97
  98   if (!RegisterClasses.empty()) {
  99     OS << "namespace " << RegisterClasses[0].Namespace
 100        << " { // Register classes\n";
 101
 102     OS << "  enum {\n";
 103     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 104       if (i) OS << ",\n";
 105       OS << "    " << RegisterClasses[i].getName() << "RegClassID";
 106       OS << " = " << i;
 107     }
 108     OS << "\n  };\n\n";
 109
 110     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 111       const std::string &Name = RegisterClasses[i].getName();
 112
 113       // Output the register class definition.
 114       OS << "  struct " << Name << "Class : public TargetRegisterClass {\n"
 115          << "    " << Name << "Class();\n"
 116          << RegisterClasses[i].MethodProtos << "  };\n";
 117
 118       // Output the extern for the instance.
 119       OS << "  extern " << Name << "Class\t" << Name << "RegClass;\n";
 120       // Output the extern for the pointer to the instance (should remove).
 121       OS << "  static TargetRegisterClass * const "<< Name <<"RegisterClass = &"
 122          << Name << "RegClass;\n";
 123     }
 124     OS << "} // end of namespace " << TargetName << "\n\n";
 125   }
 126   OS << "} // End llvm namespace \n";
 127 }
 128
 129 static void addSuperReg(Record *R, Record *S,
 130                   std::map<Record*, std::set<Record*>, LessRecord> &SubRegs,
 131                   std::map<Record*, std::set<Record*>, LessRecord> &SuperRegs,
 132                   std::map<Record*, std::set<Record*>, LessRecord> &Aliases) {
 133   if (R == S) {
 134     errs() << "Error: recursive sub-register relationship between"
 135            << " register " << getQualifiedName(R)
 136            << " and its sub-registers?\n";
 137     abort();
 138   }
 139   if (!SuperRegs[R].insert(S).second)
 140     return;
 141   SubRegs[S].insert(R);
 142   Aliases[R].insert(S);
 143   Aliases[S].insert(R);
 144   if (SuperRegs.count(S))
 145     for (std::set<Record*>::iterator I = SuperRegs[S].begin(),
 146            E = SuperRegs[S].end(); I != E; ++I)
 147       addSuperReg(R, *I, SubRegs, SuperRegs, Aliases);
 148 }
 149
 150 static void addSubSuperReg(Record *R, Record *S,
 151                    std::map<Record*, std::set<Record*>, LessRecord> &SubRegs,
 152                    std::map<Record*, std::set<Record*>, LessRecord> &SuperRegs,
 153                    std::map<Record*, std::set<Record*>, LessRecord> &Aliases) {
 154   if (R == S) {
 155     errs() << "Error: recursive sub-register relationship between"
 156            << " register " << getQualifiedName(R)
 157            << " and its sub-registers?\n";
 158     abort();
 159   }
 160
 161   if (!SubRegs[R].insert(S).second)
 162     return;
 163   addSuperReg(S, R, SubRegs, SuperRegs, Aliases);
 164   Aliases[R].insert(S);
 165   Aliases[S].insert(R);
 166   if (SubRegs.count(S))
 167     for (std::set<Record*>::iterator I = SubRegs[S].begin(),
 168            E = SubRegs[S].end(); I != E; ++I)
 169       addSubSuperReg(R, *I, SubRegs, SuperRegs, Aliases);
 170 }
 171
 172 typedef std::pair<unsigned, unsigned> UUPair;
 173 typedef std::vector<UUPair> UUVector;
 174
 175 // Generate and print a quadratically probed hash table of unsigned pairs.
 176 // The pair (0,0) is used as a sentinel, so it cannot be a data point.
 177 static void generateHashTable(raw_ostream &OS, const char *Name,
 178                               const UUVector &Data) {
 179   const UUPair Sentinel(0, 0);
 180   unsigned HSize = Data.size();
 181   UUVector HT;
 182
 183   // Hashtable size must be a power of two.
 184   HSize = 2 * NextPowerOf2(2 * HSize);
 185   HT.assign(HSize, Sentinel);
 186
 187   // Insert all entries.
 188   unsigned MaxProbes = 0;
 189   for (unsigned i = 0, e = Data.size(); i != e; ++i) {
 190     UUPair D = Data[i];
 191     unsigned Idx = (D.first + D.second * 37) & (HSize - 1);
 192     unsigned ProbeAmt = 2;
 193     while (HT[Idx] != Sentinel) {
 194       Idx = (Idx + ProbeAmt) & (HSize - 1);
 195       ProbeAmt += 2;
 196     }
 197     HT[Idx] = D;
 198     MaxProbes = std::max(MaxProbes, ProbeAmt/2);
 199   }
 200
 201   // Print the hash table.
 202   OS << "\n\n  // Max number of probes: " << MaxProbes
 203      << "\n  // Used entries: " << Data.size()
 204      << "\n  const unsigned " << Name << "Size = " << HSize << ';'
 205      << "\n  const unsigned " << Name << "[] = {\n";
 206
 207   for (unsigned i = 0, e = HSize; i != e; ++i) {
 208     UUPair D = HT[i];
 209     OS << format("    %3u,%3u,", D.first, D.second);
 210     if (i % 8 == 7 && i + 1 != e)
 211       OS << '\n';
 212   }
 213   OS << "\n  };\n";
 214 }
 215
 216 //
 217 // RegisterInfoEmitter::run - Main register file description emitter.
 218 //
 219 void RegisterInfoEmitter::run(raw_ostream &OS) {
 220   CodeGenTarget Target(Records);
 221   CodeGenRegBank &RegBank = Target.getRegBank();
 222   RegBank.computeDerivedInfo();
 223   std::map<const CodeGenRegister*, CodeGenRegister::Set> Overlaps;
 224   RegBank.computeOverlaps(Overlaps);
 225
 226   EmitSourceFileHeader("Register Information Source Fragment", OS);
 227
 228   OS << "namespace llvm {\n\n";
 229
 230   // Start out by emitting each of the register classes.
 231   const std::vector<CodeGenRegisterClass> &RegisterClasses =
 232     Target.getRegisterClasses();
 233
 234   // Collect all registers belonging to any allocatable class.
 235   std::set<Record*> AllocatableRegs;
 236
 237   // Loop over all of the register classes... emitting each one.
 238   OS << "namespace {     // Register classes...\n";
 239
 240   // Emit the register enum value arrays for each RegisterClass
 241   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 242     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 243
 244     // Collect allocatable registers.
 245     if (RC.Allocatable)
 246       AllocatableRegs.insert(RC.Elements.begin(), RC.Elements.end());
 247
 248     // Give the register class a legal C name if it's anonymous.
 249     std::string Name = RC.TheDef->getName();
 250
 251     // Emit the register list now.
 252     OS << "  // " << Name << " Register Class...\n"
 253        << "  static const unsigned " << Name
 254        << "[] = {\n    ";
 255     for (unsigned i = 0, e = RC.Elements.size(); i != e; ++i) {
 256       Record *Reg = RC.Elements[i];
 257       OS << getQualifiedName(Reg) << ", ";
 258     }
 259     OS << "\n  };\n\n";
 260   }
 261
 262   // Emit the ValueType arrays for each RegisterClass
 263   for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 264     const CodeGenRegisterClass &RC = RegisterClasses[rc];
 265
 266     // Give the register class a legal C name if it's anonymous.
 267     std::string Name = RC.TheDef->getName() + "VTs";
 268
 269     // Emit the register list now.
 270     OS << "  // " << Name
 271        << " Register Class Value Types...\n"
 272        << "  static const EVT " << Name
 273        << "[] = {\n    ";
 274     for (unsigned i = 0, e = RC.VTs.size(); i != e; ++i)
 275       OS << getEnumName(RC.VTs[i]) << ", ";
 276     OS << "MVT::Other\n  };\n\n";
 277   }
 278   OS << "}  // end anonymous namespace\n\n";
 279
 280   // Now that all of the structs have been emitted, emit the instances.
 281   if (!RegisterClasses.empty()) {
 282     OS << "namespace " << RegisterClasses[0].Namespace
 283        << " {   // Register class instances\n";
 284     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 285       OS << "  " << RegisterClasses[i].getName()  << "Class\t"
 286          << RegisterClasses[i].getName() << "RegClass;\n";
 287
 288     std::map<unsigned, std::set<unsigned> > SuperClassMap;
 289     std::map<unsigned, std::set<unsigned> > SuperRegClassMap;
 290     OS << "\n";
 291
 292     unsigned NumSubRegIndices = RegBank.getSubRegIndices().size();
 293
 294     if (NumSubRegIndices) {
 295       // Emit the sub-register classes for each RegisterClass
 296       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 297         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 298         std::vector<Record*> SRC(NumSubRegIndices);
 299         for (DenseMap<Record*,Record*>::const_iterator
 300              i = RC.SubRegClasses.begin(),
 301              e = RC.SubRegClasses.end(); i != e; ++i) {
 302           // Build SRC array.
 303           unsigned idx = RegBank.getSubRegIndexNo(i->first);
 304           SRC.at(idx-1) = i->second;
 305
 306           // Find the register class number of i->second for SuperRegClassMap.
 307           for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 308             const CodeGenRegisterClass &RC2 =  RegisterClasses[rc2];
 309             if (RC2.TheDef == i->second) {
 310               SuperRegClassMap[rc2].insert(rc);
 311               break;
 312             }
 313           }
 314         }
 315
 316         // Give the register class a legal C name if it's anonymous.
 317         std::string Name = RC.TheDef->getName();
 318
 319         OS << "  // " << Name
 320            << " Sub-register Classes...\n"
 321            << "  static const TargetRegisterClass* const "
 322            << Name << "SubRegClasses[] = {\n    ";
 323
 324         for (unsigned idx = 0; idx != NumSubRegIndices; ++idx) {
 325           if (idx)
 326             OS << ", ";
 327           if (SRC[idx])
 328             OS << "&" << getQualifiedName(SRC[idx]) << "RegClass";
 329           else
 330             OS << "0";
 331         }
 332         OS << "\n  };\n\n";
 333       }
 334
 335       // Emit the super-register classes for each RegisterClass
 336       for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 337         const CodeGenRegisterClass &RC = RegisterClasses[rc];
 338
 339         // Give the register class a legal C name if it's anonymous.
 340         std::string Name = RC.TheDef->getName();
 341
 342         OS << "  // " << Name
 343            << " Super-register Classes...\n"
 344            << "  static const TargetRegisterClass* const "
 345            << Name << "SuperRegClasses[] = {\n    ";
 346
 347         bool Empty = true;
 348         std::map<unsigned, std::set<unsigned> >::iterator I =
 349           SuperRegClassMap.find(rc);
 350         if (I != SuperRegClassMap.end()) {
 351           for (std::set<unsigned>::iterator II = I->second.begin(),
 352                  EE = I->second.end(); II != EE; ++II) {
 353             const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 354             if (!Empty)
 355               OS << ", ";
 356             OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 357             Empty = false;
 358           }
 359         }
 360
 361         OS << (!Empty ? ", " : "") << "NULL";
 362         OS << "\n  };\n\n";
 363       }
 364     } else {
 365       // No subregindices in this target
 366       OS << "  static const TargetRegisterClass* const "
 367          << "NullRegClasses[] = { NULL };\n\n";
 368     }
 369
 370     // Emit the sub-classes array for each RegisterClass
 371     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 372       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 373
 374       // Give the register class a legal C name if it's anonymous.
 375       std::string Name = RC.TheDef->getName();
 376
 377       OS << "  // " << Name
 378          << " Register Class sub-classes...\n"
 379          << "  static const TargetRegisterClass* const "
 380          << Name << "Subclasses[] = {\n    ";
 381
 382       bool Empty = true;
 383       for (unsigned rc2 = 0, e2 = RegisterClasses.size(); rc2 != e2; ++rc2) {
 384         const CodeGenRegisterClass &RC2 = RegisterClasses[rc2];
 385
 386         // Sub-classes are used to determine if a virtual register can be used
 387         // as an instruction operand, or if it must be copied first.
 388         if (rc == rc2 || !RC.hasSubClass(&RC2)) continue;
 389
 390         if (!Empty) OS << ", ";
 391         OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 392         Empty = false;
 393
 394         std::map<unsigned, std::set<unsigned> >::iterator SCMI =
 395           SuperClassMap.find(rc2);
 396         if (SCMI == SuperClassMap.end()) {
 397           SuperClassMap.insert(std::make_pair(rc2, std::set<unsigned>()));
 398           SCMI = SuperClassMap.find(rc2);
 399         }
 400         SCMI->second.insert(rc);
 401       }
 402
 403       OS << (!Empty ? ", " : "") << "NULL";
 404       OS << "\n  };\n\n";
 405     }
 406
 407     for (unsigned rc = 0, e = RegisterClasses.size(); rc != e; ++rc) {
 408       const CodeGenRegisterClass &RC = RegisterClasses[rc];
 409
 410       // Give the register class a legal C name if it's anonymous.
 411       std::string Name = RC.TheDef->getName();
 412
 413       OS << "  // " << Name
 414          << " Register Class super-classes...\n"
 415          << "  static const TargetRegisterClass* const "
 416          << Name << "Superclasses[] = {\n    ";
 417
 418       bool Empty = true;
 419       std::map<unsigned, std::set<unsigned> >::iterator I =
 420         SuperClassMap.find(rc);
 421       if (I != SuperClassMap.end()) {
 422         for (std::set<unsigned>::iterator II = I->second.begin(),
 423                EE = I->second.end(); II != EE; ++II) {
 424           const CodeGenRegisterClass &RC2 = RegisterClasses[*II];
 425           if (!Empty) OS << ", ";
 426           OS << "&" << getQualifiedName(RC2.TheDef) << "RegClass";
 427           Empty = false;
 428         }
 429       }
 430
 431       OS << (!Empty ? ", " : "") << "NULL";
 432       OS << "\n  };\n\n";
 433     }
 434
 435
 436     for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i) {
 437       const CodeGenRegisterClass &RC = RegisterClasses[i];
 438       OS << RC.MethodBodies << "\n";
 439       OS << RC.getName() << "Class::" << RC.getName()
 440          << "Class()  : TargetRegisterClass("
 441          << RC.getName() + "RegClassID" << ", "
 442          << '\"' << RC.getName() << "\", "
 443          << RC.getName() + "VTs" << ", "
 444          << RC.getName() + "Subclasses" << ", "
 445          << RC.getName() + "Superclasses" << ", "
 446          << (NumSubRegIndices ? RC.getName() + "Sub" : std::string("Null"))
 447          << "RegClasses, "
 448          << (NumSubRegIndices ? RC.getName() + "Super" : std::string("Null"))
 449          << "RegClasses, "
 450          << RC.SpillSize/8 << ", "
 451          << RC.SpillAlignment/8 << ", "
 452          << RC.CopyCost << ", "
 453          << RC.Allocatable << ", "
 454          << RC.getName() << ", " << RC.getName() << " + " << RC.Elements.size()
 455          << ") {}\n";
 456     }
 457
 458     OS << "}\n";
 459   }
 460
 461   OS << "\nnamespace {\n";
 462   OS << "  const TargetRegisterClass* const RegisterClasses[] = {\n";
 463   for (unsigned i = 0, e = RegisterClasses.size(); i != e; ++i)
 464     OS << "    &" << getQualifiedName(RegisterClasses[i].TheDef)
 465        << "RegClass,\n";
 466   OS << "  };\n";
 467
 468   // Emit register sub-registers / super-registers, aliases...
 469   std::map<Record*, std::set<Record*>, LessRecord> RegisterSubRegs;
 470   std::map<Record*, std::set<Record*>, LessRecord> RegisterSuperRegs;
 471   std::map<Record*, std::set<Record*>, LessRecord> RegisterAliases;
 472   typedef std::map<Record*, std::vector<int64_t>, LessRecord> DwarfRegNumsMapTy;
 473   DwarfRegNumsMapTy DwarfRegNums;
 474
 475   const std::vector<CodeGenRegister> &Regs = Target.getRegisters();
 476
 477   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 478     Record *R = Regs[i].TheDef;
 479     std::vector<Record*> LI = Regs[i].TheDef->getValueAsListOfDefs("Aliases");
 480     // Add information that R aliases all of the elements in the list... and
 481     // that everything in the list aliases R.
 482     for (unsigned j = 0, e = LI.size(); j != e; ++j) {
 483       Record *Reg = LI[j];
 484       if (RegisterAliases[R].count(Reg))
 485         errs() << "Warning: register alias between " << getQualifiedName(R)
 486                << " and " << getQualifiedName(Reg)
 487                << " specified multiple times!\n";
 488       RegisterAliases[R].insert(Reg);
 489
 490       if (RegisterAliases[Reg].count(R))
 491         errs() << "Warning: register alias between " << getQualifiedName(R)
 492                << " and " << getQualifiedName(Reg)
 493                << " specified multiple times!\n";
 494       RegisterAliases[Reg].insert(R);
 495     }
 496   }
 497
 498   // Process sub-register sets.
 499   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 500     Record *R = Regs[i].TheDef;
 501     std::vector<Record*> LI = Regs[i].TheDef->getValueAsListOfDefs("SubRegs");
 502     // Process sub-register set and add aliases information.
 503     for (unsigned j = 0, e = LI.size(); j != e; ++j) {
 504       Record *SubReg = LI[j];
 505       if (RegisterSubRegs[R].count(SubReg))
 506         errs() << "Warning: register " << getQualifiedName(SubReg)
 507                << " specified as a sub-register of " << getQualifiedName(R)
 508                << " multiple times!\n";
 509       addSubSuperReg(R, SubReg, RegisterSubRegs, RegisterSuperRegs,
 510                      RegisterAliases);
 511     }
 512   }
 513
 514   // Print the SubregHashTable, a simple quadratically probed
 515   // hash table for determining if a register is a subregister
 516   // of another register.
 517   UUVector HTData;
 518   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 519     unsigned RegNo = Regs[i].EnumValue;
 520     const CodeGenRegister::SuperRegList &SR = Regs[i].getSuperRegs();
 521     for (CodeGenRegister::SuperRegList::const_iterator I = SR.begin(),
 522          E = SR.end(); I != E; ++I)
 523       HTData.push_back(UUPair((*I)->EnumValue, RegNo));
 524   }
 525   generateHashTable(OS, "SubregHashTable", HTData);
 526
 527   // Print the AliasHashTable, a simple quadratically probed
 528   // hash table for determining if a register aliases another register.
 529   HTData.clear();
 530   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 531     unsigned RegNo = Regs[i].EnumValue;
 532     const CodeGenRegister::Set &O = Overlaps[&Regs[i]];
 533     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 534          I != E; ++I)
 535       if (*I != &Regs[i])
 536         HTData.push_back(UUPair(RegNo, (*I)->EnumValue));
 537   }
 538   generateHashTable(OS, "AliasesHashTable", HTData);
 539
 540   // Emit an overlap list for all registers.
 541   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 542     const CodeGenRegister *Reg = &Regs[i];
 543     const CodeGenRegister::Set &O = Overlaps[Reg];
 544     // Move Reg to the front so TRI::getAliasSet can share the list.
 545     OS << "  const unsigned " << Reg->getName() << "_Overlaps[] = { "
 546        << getQualifiedName(Reg->TheDef) << ", ";
 547     for (CodeGenRegister::Set::const_iterator I = O.begin(), E = O.end();
 548          I != E; ++I)
 549       if (*I != Reg)
 550         OS << getQualifiedName((*I)->TheDef) << ", ";
 551     OS << "0 };\n";
 552   }
 553
 554   // Emit the empty sub-registers list
 555   OS << "  const unsigned Empty_SubRegsSet[] = { 0 };\n";
 556   // Loop over all of the registers which have sub-registers, emitting the
 557   // sub-registers list to memory.
 558   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 559     const CodeGenRegister &Reg = Regs[i];
 560     if (Reg.getSubRegs().empty())
 561      continue;
 562     // getSubRegs() orders by SubRegIndex. We want a topological order.
 563     SetVector<CodeGenRegister*> SR;
 564     Reg.addSubRegsPreOrder(SR);
 565     OS << "  const unsigned " << Reg.getName() << "_SubRegsSet[] = { ";
 566     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 567       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 568     OS << "0 };\n";
 569   }
 570
 571   // Emit the empty super-registers list
 572   OS << "  const unsigned Empty_SuperRegsSet[] = { 0 };\n";
 573   // Loop over all of the registers which have super-registers, emitting the
 574   // super-registers list to memory.
 575   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 576     const CodeGenRegister &Reg = Regs[i];
 577     const CodeGenRegister::SuperRegList &SR = Reg.getSuperRegs();
 578     if (SR.empty())
 579       continue;
 580     OS << "  const unsigned " << Reg.getName() << "_SuperRegsSet[] = { ";
 581     for (unsigned j = 0, je = SR.size(); j != je; ++j)
 582       OS << getQualifiedName(SR[j]->TheDef) << ", ";
 583     OS << "0 };\n";
 584   }
 585
 586   OS<<"\n  const TargetRegisterDesc RegisterDescriptors[] = { // Descriptors\n";
 587   OS << "    { \"NOREG\",\t0,\t0,\t0,\t0,\t0 },\n";
 588
 589   // Now that register alias and sub-registers sets have been emitted, emit the
 590   // register descriptors now.
 591   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 592     const CodeGenRegister &Reg = Regs[i];
 593     OS << "    { \"";
 594     OS << Reg.getName() << "\",\t" << Reg.getName() << "_Overlaps,\t";
 595     if (!Reg.getSubRegs().empty())
 596       OS << Reg.getName() << "_SubRegsSet,\t";
 597     else
 598       OS << "Empty_SubRegsSet,\t";
 599     if (!Reg.getSuperRegs().empty())
 600       OS << Reg.getName() << "_SuperRegsSet,\t";
 601     else
 602       OS << "Empty_SuperRegsSet,\t";
 603     OS << Reg.CostPerUse << ",\t"
 604        << int(AllocatableRegs.count(Reg.TheDef)) << " },\n";
 605   }
 606   OS << "  };\n";      // End of register descriptors...
 607
 608   // Calculate the mapping of subregister+index pairs to physical registers.
 609   // This will also create further anonymous indexes.
 610   unsigned NamedIndices = RegBank.getNumNamedIndices();
 611
 612   // Emit SubRegIndex names, skipping 0
 613   const std::vector<Record*> &SubRegIndices = RegBank.getSubRegIndices();
 614   OS << "\n  const char *const SubRegIndexTable[] = { \"";
 615   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 616     OS << SubRegIndices[i]->getName();
 617     if (i+1 != e)
 618       OS << "\", \"";
 619   }
 620   OS << "\" };\n\n";
 621
 622   // Emit names of the anonymus subreg indexes.
 623   if (SubRegIndices.size() > NamedIndices) {
 624     OS << "  enum {";
 625     for (unsigned i = NamedIndices, e = SubRegIndices.size(); i != e; ++i) {
 626       OS << "\n    " << SubRegIndices[i]->getName() << " = " << i+1;
 627       if (i+1 != e)
 628         OS << ',';
 629     }
 630     OS << "\n  };\n\n";
 631   }
 632   OS << "}\n\n";       // End of anonymous namespace...
 633
 634   std::string ClassName = Target.getName() + "GenRegisterInfo";
 635
 636   // Emit the subregister + index mapping function based on the information
 637   // calculated above.
 638   OS << "unsigned " << ClassName
 639      << "::getSubReg(unsigned RegNo, unsigned Index) const {\n"
 640      << "  switch (RegNo) {\n"
 641      << "  default:\n    return 0;\n";
 642   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 643     const CodeGenRegister::SubRegMap &SRM = Regs[i].getSubRegs();
 644     if (SRM.empty())
 645       continue;
 646     OS << "  case " << getQualifiedName(Regs[i].TheDef) << ":\n";
 647     OS << "    switch (Index) {\n";
 648     OS << "    default: return 0;\n";
 649     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 650          ie = SRM.end(); ii != ie; ++ii)
 651       OS << "    case " << getQualifiedName(ii->first)
 652          << ": return " << getQualifiedName(ii->second->TheDef) << ";\n";
 653     OS << "    };\n" << "    break;\n";
 654   }
 655   OS << "  };\n";
 656   OS << "  return 0;\n";
 657   OS << "}\n\n";
 658
 659   OS << "unsigned " << ClassName
 660      << "::getSubRegIndex(unsigned RegNo, unsigned SubRegNo) const {\n"
 661      << "  switch (RegNo) {\n"
 662      << "  default:\n    return 0;\n";
 663    for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 664      const CodeGenRegister::SubRegMap &SRM = Regs[i].getSubRegs();
 665      if (SRM.empty())
 666        continue;
 667     OS << "  case " << getQualifiedName(Regs[i].TheDef) << ":\n";
 668     for (CodeGenRegister::SubRegMap::const_iterator ii = SRM.begin(),
 669          ie = SRM.end(); ii != ie; ++ii)
 670       OS << "    if (SubRegNo == " << getQualifiedName(ii->second->TheDef)
 671          << ")  return " << getQualifiedName(ii->first) << ";\n";
 672     OS << "    return 0;\n";
 673   }
 674   OS << "  };\n";
 675   OS << "  return 0;\n";
 676   OS << "}\n\n";
 677
 678   // Emit composeSubRegIndices
 679   OS << "unsigned " << ClassName
 680      << "::composeSubRegIndices(unsigned IdxA, unsigned IdxB) const {\n"
 681      << "  switch (IdxA) {\n"
 682      << "  default:\n    return IdxB;\n";
 683   for (unsigned i = 0, e = SubRegIndices.size(); i != e; ++i) {
 684     bool Open = false;
 685     for (unsigned j = 0; j != e; ++j) {
 686       if (Record *Comp = RegBank.getCompositeSubRegIndex(SubRegIndices[i],
 687                                                          SubRegIndices[j])) {
 688         if (!Open) {
 689           OS << "  case " << getQualifiedName(SubRegIndices[i])
 690              << ": switch(IdxB) {\n    default: return IdxB;\n";
 691           Open = true;
 692         }
 693         OS << "    case " << getQualifiedName(SubRegIndices[j])
 694            << ": return " << getQualifiedName(Comp) << ";\n";
 695       }
 696     }
 697     if (Open)
 698       OS << "    }\n";
 699   }
 700   OS << "  }\n}\n\n";
 701
 702   // Emit the constructor of the class...
 703   OS << ClassName << "::" << ClassName
 704      << "(int CallFrameSetupOpcode, int CallFrameDestroyOpcode)\n"
 705      << "  : TargetRegisterInfo(RegisterDescriptors, " << Regs.size()+1
 706      << ", RegisterClasses, RegisterClasses+" << RegisterClasses.size() <<",\n"
 707      << "                 SubRegIndexTable,\n"
 708      << "                 CallFrameSetupOpcode, CallFrameDestroyOpcode,\n"
 709      << "                 SubregHashTable, SubregHashTableSize,\n"
 710      << "                 AliasesHashTable, AliasesHashTableSize) {\n"
 711      << "}\n\n";
 712
 713   // Collect all information about dwarf register numbers
 714
 715   // First, just pull all provided information to the map
 716   unsigned maxLength = 0;
 717   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 718     Record *Reg = Regs[i].TheDef;
 719     std::vector<int64_t> RegNums = Reg->getValueAsListOfInts("DwarfNumbers");
 720     maxLength = std::max((size_t)maxLength, RegNums.size());
 721     if (DwarfRegNums.count(Reg))
 722       errs() << "Warning: DWARF numbers for register " << getQualifiedName(Reg)
 723              << "specified multiple times\n";
 724     DwarfRegNums[Reg] = RegNums;
 725   }
 726
 727   // Now we know maximal length of number list. Append -1's, where needed
 728   for (DwarfRegNumsMapTy::iterator
 729        I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I)
 730     for (unsigned i = I->second.size(), e = maxLength; i != e; ++i)
 731       I->second.push_back(-1);
 732
 733   // Emit reverse information about the dwarf register numbers.
 734   OS << "int " << ClassName << "::getLLVMRegNumFull(unsigned DwarfRegNum, "
 735      << "unsigned Flavour) const {\n"
 736      << "  switch (Flavour) {\n"
 737      << "  default:\n"
 738      << "    assert(0 && \"Unknown DWARF flavour\");\n"
 739      << "    return -1;\n";
 740
 741   for (unsigned i = 0, e = maxLength; i != e; ++i) {
 742     OS << "  case " << i << ":\n"
 743        << "    switch (DwarfRegNum) {\n"
 744        << "    default:\n"
 745        << "      assert(0 && \"Invalid DwarfRegNum\");\n"
 746        << "      return -1;\n";
 747
 748     for (DwarfRegNumsMapTy::iterator
 749            I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 750       int DwarfRegNo = I->second[i];
 751       if (DwarfRegNo >= 0)
 752         OS << "    case " <<  DwarfRegNo << ":\n"
 753            << "      return " << getQualifiedName(I->first) << ";\n";
 754     }
 755     OS << "    };\n";
 756   }
 757
 758   OS << "  };\n}\n\n";
 759
 760   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 761     Record *Reg = Regs[i].TheDef;
 762     const RecordVal *V = Reg->getValue("DwarfAlias");
 763     if (!V || !V->getValue())
 764       continue;
 765
 766     DefInit *DI = dynamic_cast<DefInit*>(V->getValue());
 767     Record *Alias = DI->getDef();
 768     DwarfRegNums[Reg] = DwarfRegNums[Alias];
 769   }
 770
 771   // Emit information about the dwarf register numbers.
 772   OS << "int " << ClassName << "::getDwarfRegNumFull(unsigned RegNum, "
 773      << "unsigned Flavour) const {\n"
 774      << "  switch (Flavour) {\n"
 775      << "  default:\n"
 776      << "    assert(0 && \"Unknown DWARF flavour\");\n"
 777      << "    return -1;\n";
 778
 779   for (unsigned i = 0, e = maxLength; i != e; ++i) {
 780     OS << "  case " << i << ":\n"
 781        << "    switch (RegNum) {\n"
 782        << "    default:\n"
 783        << "      assert(0 && \"Invalid RegNum\");\n"
 784        << "      return -1;\n";
 785
 786     // Sort by name to get a stable order.
 787
 788
 789     for (DwarfRegNumsMapTy::iterator
 790            I = DwarfRegNums.begin(), E = DwarfRegNums.end(); I != E; ++I) {
 791       int RegNo = I->second[i];
 792       OS << "    case " << getQualifiedName(I->first) << ":\n"
 793          << "      return " << RegNo << ";\n";
 794     }
 795     OS << "    };\n";
 796   }
 797
 798   OS << "  };\n}\n\n";
 799
 800   OS << "} // End llvm namespace \n";
 801 }