utils/TableGen/X86RecognizableInstr.cpp

   1 //===- X86RecognizableInstr.cpp - Disassembler instruction spec --*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the X86 Disassembler Emitter.
  11 // It contains the implementation of a single recognizable instruction.
  12 // Documentation for the disassembler emitter in general can be found in
  13 //  X86DisasemblerEmitter.h.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "X86DisassemblerShared.h"
  18 #include "X86RecognizableInstr.h"
  19 #include "X86ModRMFilters.h"
  20
  21 #include "llvm/Support/ErrorHandling.h"
  22
  23 #include <string>
  24
  25 using namespace llvm;
  26
  27 #define MRM_MAPPING     \
  28   MAP(C1, 33)           \
  29   MAP(C2, 34)           \
  30   MAP(C3, 35)           \
  31   MAP(C4, 36)           \
  32   MAP(C8, 37)           \
  33   MAP(C9, 38)           \
  34   MAP(E8, 39)           \
  35   MAP(F0, 40)           \
  36   MAP(F8, 41)           \
  37   MAP(F9, 42)           \
  38   MAP(D0, 45)           \
  39   MAP(D1, 46)           \
  40   MAP(D4, 47)           \
  41   MAP(D8, 48)           \
  42   MAP(D9, 49)           \
  43   MAP(DA, 50)           \
  44   MAP(DB, 51)           \
  45   MAP(DC, 52)           \
  46   MAP(DD, 53)           \
  47   MAP(DE, 54)           \
  48   MAP(DF, 55)
  49
  50 // A clone of X86 since we can't depend on something that is generated.
  51 namespace X86Local {
  52   enum {
  53     Pseudo      = 0,
  54     RawFrm      = 1,
  55     AddRegFrm   = 2,
  56     MRMDestReg  = 3,
  57     MRMDestMem  = 4,
  58     MRMSrcReg   = 5,
  59     MRMSrcMem   = 6,
  60     MRM0r = 16, MRM1r = 17, MRM2r = 18, MRM3r = 19,
  61     MRM4r = 20, MRM5r = 21, MRM6r = 22, MRM7r = 23,
  62     MRM0m = 24, MRM1m = 25, MRM2m = 26, MRM3m = 27,
  63     MRM4m = 28, MRM5m = 29, MRM6m = 30, MRM7m = 31,
  64     MRMInitReg  = 32,
  65     RawFrmImm8  = 43,
  66     RawFrmImm16 = 44,
  67 #define MAP(from, to) MRM_##from = to,
  68     MRM_MAPPING
  69 #undef MAP
  70     lastMRM
  71   };
  72
  73   enum {
  74     TB  = 1,
  75     REP = 2,
  76     D8 = 3, D9 = 4, DA = 5, DB = 6,
  77     DC = 7, DD = 8, DE = 9, DF = 10,
  78     XD = 11,  XS = 12,
  79     T8 = 13,  P_TA = 14,
  80     A6 = 15,  A7 = 16, T8XD = 17, T8XS = 18, TAXD = 19
  81   };
  82 }
  83
  84 // If rows are added to the opcode extension tables, then corresponding entries
  85 // must be added here.
  86 //
  87 // If the row corresponds to a single byte (i.e., 8f), then add an entry for
  88 // that byte to ONE_BYTE_EXTENSION_TABLES.
  89 //
  90 // If the row corresponds to two bytes where the first is 0f, add an entry for
  91 // the second byte to TWO_BYTE_EXTENSION_TABLES.
  92 //
  93 // If the row corresponds to some other set of bytes, you will need to modify
  94 // the code in RecognizableInstr::emitDecodePath() as well, and add new prefixes
  95 // to the X86 TD files, except in two cases: if the first two bytes of such a
  96 // new combination are 0f 38 or 0f 3a, you just have to add maps called
  97 // THREE_BYTE_38_EXTENSION_TABLES and THREE_BYTE_3A_EXTENSION_TABLES and add a
  98 // switch(Opcode) just below the case X86Local::T8: or case X86Local::TA: line
  99 // in RecognizableInstr::emitDecodePath().
 100
 101 #define ONE_BYTE_EXTENSION_TABLES \
 102   EXTENSION_TABLE(80)             \
 103   EXTENSION_TABLE(81)             \
 104   EXTENSION_TABLE(82)             \
 105   EXTENSION_TABLE(83)             \
 106   EXTENSION_TABLE(8f)             \
 107   EXTENSION_TABLE(c0)             \
 108   EXTENSION_TABLE(c1)             \
 109   EXTENSION_TABLE(c6)             \
 110   EXTENSION_TABLE(c7)             \
 111   EXTENSION_TABLE(d0)             \
 112   EXTENSION_TABLE(d1)             \
 113   EXTENSION_TABLE(d2)             \
 114   EXTENSION_TABLE(d3)             \
 115   EXTENSION_TABLE(f6)             \
 116   EXTENSION_TABLE(f7)             \
 117   EXTENSION_TABLE(fe)             \
 118   EXTENSION_TABLE(ff)
 119
 120 #define TWO_BYTE_EXTENSION_TABLES \
 121   EXTENSION_TABLE(00)             \
 122   EXTENSION_TABLE(01)             \
 123   EXTENSION_TABLE(18)             \
 124   EXTENSION_TABLE(71)             \
 125   EXTENSION_TABLE(72)             \
 126   EXTENSION_TABLE(73)             \
 127   EXTENSION_TABLE(ae)             \
 128   EXTENSION_TABLE(ba)             \
 129   EXTENSION_TABLE(c7)
 130
 131 #define THREE_BYTE_38_EXTENSION_TABLES \
 132   EXTENSION_TABLE(F3)
 133
 134 using namespace X86Disassembler;
 135
 136 /// needsModRMForDecode - Indicates whether a particular instruction requires a
 137 ///   ModR/M byte for the instruction to be properly decoded.  For example, a
 138 ///   MRMDestReg instruction needs the Mod field in the ModR/M byte to be set to
 139 ///   0b11.
 140 ///
 141 /// @param form - The form of the instruction.
 142 /// @return     - true if the form implies that a ModR/M byte is required, false
 143 ///               otherwise.
 144 static bool needsModRMForDecode(uint8_t form) {
 145   if (form == X86Local::MRMDestReg    ||
 146      form == X86Local::MRMDestMem    ||
 147      form == X86Local::MRMSrcReg     ||
 148      form == X86Local::MRMSrcMem     ||
 149      (form >= X86Local::MRM0r && form <= X86Local::MRM7r) ||
 150      (form >= X86Local::MRM0m && form <= X86Local::MRM7m))
 151     return true;
 152   else
 153     return false;
 154 }
 155
 156 /// isRegFormat - Indicates whether a particular form requires the Mod field of
 157 ///   the ModR/M byte to be 0b11.
 158 ///
 159 /// @param form - The form of the instruction.
 160 /// @return     - true if the form implies that Mod must be 0b11, false
 161 ///               otherwise.
 162 static bool isRegFormat(uint8_t form) {
 163   if (form == X86Local::MRMDestReg ||
 164      form == X86Local::MRMSrcReg  ||
 165      (form >= X86Local::MRM0r && form <= X86Local::MRM7r))
 166     return true;
 167   else
 168     return false;
 169 }
 170
 171 /// byteFromBitsInit - Extracts a value at most 8 bits in width from a BitsInit.
 172 ///   Useful for switch statements and the like.
 173 ///
 174 /// @param init - A reference to the BitsInit to be decoded.
 175 /// @return     - The field, with the first bit in the BitsInit as the lowest
 176 ///               order bit.
 177 static uint8_t byteFromBitsInit(BitsInit &init) {
 178   int width = init.getNumBits();
 179
 180   assert(width <= 8 && "Field is too large for uint8_t!");
 181
 182   int     index;
 183   uint8_t mask = 0x01;
 184
 185   uint8_t ret = 0;
 186
 187   for (index = 0; index < width; index++) {
 188     if (static_cast<BitInit*>(init.getBit(index))->getValue())
 189       ret |= mask;
 190
 191     mask <<= 1;
 192   }
 193
 194   return ret;
 195 }
 196
 197 /// byteFromRec - Extract a value at most 8 bits in with from a Record given the
 198 ///   name of the field.
 199 ///
 200 /// @param rec  - The record from which to extract the value.
 201 /// @param name - The name of the field in the record.
 202 /// @return     - The field, as translated by byteFromBitsInit().
 203 static uint8_t byteFromRec(const Record* rec, const std::string &name) {
 204   BitsInit* bits = rec->getValueAsBitsInit(name);
 205   return byteFromBitsInit(*bits);
 206 }
 207
 208 RecognizableInstr::RecognizableInstr(DisassemblerTables &tables,
 209                                      const CodeGenInstruction &insn,
 210                                      InstrUID uid) {
 211   UID = uid;
 212
 213   Rec = insn.TheDef;
 214   Name = Rec->getName();
 215   Spec = &tables.specForUID(UID);
 216
 217   if (!Rec->isSubClassOf("X86Inst")) {
 218     ShouldBeEmitted = false;
 219     return;
 220   }
 221
 222   Prefix   = byteFromRec(Rec, "Prefix");
 223   Opcode   = byteFromRec(Rec, "Opcode");
 224   Form     = byteFromRec(Rec, "FormBits");
 225   SegOvr   = byteFromRec(Rec, "SegOvrBits");
 226
 227   HasOpSizePrefix  = Rec->getValueAsBit("hasOpSizePrefix");
 228   HasAdSizePrefix  = Rec->getValueAsBit("hasAdSizePrefix");
 229   HasREX_WPrefix   = Rec->getValueAsBit("hasREX_WPrefix");
 230   HasVEXPrefix     = Rec->getValueAsBit("hasVEXPrefix");
 231   HasVEX_4VPrefix  = Rec->getValueAsBit("hasVEX_4VPrefix");
 232   HasVEX_4VOp3Prefix = Rec->getValueAsBit("hasVEX_4VOp3Prefix");
 233   HasVEX_WPrefix   = Rec->getValueAsBit("hasVEX_WPrefix");
 234   HasMemOp4Prefix  = Rec->getValueAsBit("hasMemOp4Prefix");
 235   IgnoresVEX_L     = Rec->getValueAsBit("ignoresVEX_L");
 236   HasLockPrefix    = Rec->getValueAsBit("hasLockPrefix");
 237   IsCodeGenOnly    = Rec->getValueAsBit("isCodeGenOnly");
 238
 239   Name      = Rec->getName();
 240   AsmString = Rec->getValueAsString("AsmString");
 241
 242   Operands = &insn.Operands.OperandList;
 243
 244   IsSSE            = (HasOpSizePrefix && (Name.find("16") == Name.npos)) ||
 245                      (Name.find("CRC32") != Name.npos);
 246   HasFROperands    = hasFROperands();
 247   HasVEX_LPrefix   = has256BitOperands() || Rec->getValueAsBit("hasVEX_L");
 248
 249   // Check for 64-bit inst which does not require REX
 250   Is32Bit = false;
 251   Is64Bit = false;
 252   // FIXME: Is there some better way to check for In64BitMode?
 253   std::vector<Record*> Predicates = Rec->getValueAsListOfDefs("Predicates");
 254   for (unsigned i = 0, e = Predicates.size(); i != e; ++i) {
 255     if (Predicates[i]->getName().find("32Bit") != Name.npos) {
 256       Is32Bit = true;
 257       break;
 258     }
 259     if (Predicates[i]->getName().find("64Bit") != Name.npos) {
 260       Is64Bit = true;
 261       break;
 262     }
 263   }
 264   // FIXME: These instructions aren't marked as 64-bit in any way
 265   Is64Bit |= Rec->getName() == "JMP64pcrel32" ||
 266              Rec->getName() == "MASKMOVDQU64" ||
 267              Rec->getName() == "POPFS64" ||
 268              Rec->getName() == "POPGS64" ||
 269              Rec->getName() == "PUSHFS64" ||
 270              Rec->getName() == "PUSHGS64" ||
 271              Rec->getName() == "REX64_PREFIX" ||
 272              Rec->getName().find("MOV64") != Name.npos ||
 273              Rec->getName().find("PUSH64") != Name.npos ||
 274              Rec->getName().find("POP64") != Name.npos;
 275
 276   ShouldBeEmitted  = true;
 277 }
 278
 279 void RecognizableInstr::processInstr(DisassemblerTables &tables,
 280                                      const CodeGenInstruction &insn,
 281                                      InstrUID uid)
 282 {
 283   // Ignore "asm parser only" instructions.
 284   if (insn.TheDef->getValueAsBit("isAsmParserOnly"))
 285     return;
 286
 287   RecognizableInstr recogInstr(tables, insn, uid);
 288
 289   recogInstr.emitInstructionSpecifier(tables);
 290
 291   if (recogInstr.shouldBeEmitted())
 292     recogInstr.emitDecodePath(tables);
 293 }
 294
 295 InstructionContext RecognizableInstr::insnContext() const {
 296   InstructionContext insnContext;
 297
 298   if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix|| HasVEXPrefix) {
 299     if (HasVEX_LPrefix && HasVEX_WPrefix) {
 300       if (HasOpSizePrefix)
 301         insnContext = IC_VEX_L_W_OPSIZE;
 302       else
 303         llvm_unreachable("Don't support VEX.L and VEX.W together");
 304     } else if (HasOpSizePrefix && HasVEX_LPrefix)
 305       insnContext = IC_VEX_L_OPSIZE;
 306     else if (HasOpSizePrefix && HasVEX_WPrefix)
 307       insnContext = IC_VEX_W_OPSIZE;
 308     else if (HasOpSizePrefix)
 309       insnContext = IC_VEX_OPSIZE;
 310     else if (HasVEX_LPrefix &&
 311              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 312       insnContext = IC_VEX_L_XS;
 313     else if (HasVEX_LPrefix && (Prefix == X86Local::XD ||
 314                                 Prefix == X86Local::T8XD ||
 315                                 Prefix == X86Local::TAXD))
 316       insnContext = IC_VEX_L_XD;
 317     else if (HasVEX_WPrefix &&
 318              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 319       insnContext = IC_VEX_W_XS;
 320     else if (HasVEX_WPrefix && (Prefix == X86Local::XD ||
 321                                 Prefix == X86Local::T8XD ||
 322                                 Prefix == X86Local::TAXD))
 323       insnContext = IC_VEX_W_XD;
 324     else if (HasVEX_WPrefix)
 325       insnContext = IC_VEX_W;
 326     else if (HasVEX_LPrefix)
 327       insnContext = IC_VEX_L;
 328     else if (Prefix == X86Local::XD || Prefix == X86Local::T8XD ||
 329              Prefix == X86Local::TAXD)
 330       insnContext = IC_VEX_XD;
 331     else if (Prefix == X86Local::XS || Prefix == X86Local::T8XS)
 332       insnContext = IC_VEX_XS;
 333     else
 334       insnContext = IC_VEX;
 335   } else if (Is64Bit || HasREX_WPrefix) {
 336     if (HasREX_WPrefix && HasOpSizePrefix)
 337       insnContext = IC_64BIT_REXW_OPSIZE;
 338     else if (HasOpSizePrefix && (Prefix == X86Local::XD ||
 339                                  Prefix == X86Local::T8XD ||
 340                                  Prefix == X86Local::TAXD))
 341       insnContext = IC_64BIT_XD_OPSIZE;
 342     else if (HasOpSizePrefix &&
 343              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 344       insnContext = IC_64BIT_XS_OPSIZE;
 345     else if (HasOpSizePrefix)
 346       insnContext = IC_64BIT_OPSIZE;
 347     else if (HasAdSizePrefix)
 348       insnContext = IC_64BIT_ADSIZE;
 349     else if (HasREX_WPrefix &&
 350              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 351       insnContext = IC_64BIT_REXW_XS;
 352     else if (HasREX_WPrefix && (Prefix == X86Local::XD ||
 353                                 Prefix == X86Local::T8XD ||
 354                                 Prefix == X86Local::TAXD))
 355       insnContext = IC_64BIT_REXW_XD;
 356     else if (Prefix == X86Local::XD || Prefix == X86Local::T8XD ||
 357              Prefix == X86Local::TAXD)
 358       insnContext = IC_64BIT_XD;
 359     else if (Prefix == X86Local::XS || Prefix == X86Local::T8XS)
 360       insnContext = IC_64BIT_XS;
 361     else if (HasREX_WPrefix)
 362       insnContext = IC_64BIT_REXW;
 363     else
 364       insnContext = IC_64BIT;
 365   } else {
 366     if (HasOpSizePrefix && (Prefix == X86Local::XD ||
 367                             Prefix == X86Local::T8XD ||
 368                             Prefix == X86Local::TAXD))
 369       insnContext = IC_XD_OPSIZE;
 370     else if (HasOpSizePrefix &&
 371              (Prefix == X86Local::XS || Prefix == X86Local::T8XS))
 372       insnContext = IC_XS_OPSIZE;
 373     else if (HasOpSizePrefix)
 374       insnContext = IC_OPSIZE;
 375     else if (HasAdSizePrefix)
 376       insnContext = IC_ADSIZE;
 377     else if (Prefix == X86Local::XD || Prefix == X86Local::T8XD ||
 378              Prefix == X86Local::TAXD)
 379       insnContext = IC_XD;
 380     else if (Prefix == X86Local::XS || Prefix == X86Local::T8XS ||
 381              Prefix == X86Local::REP)
 382       insnContext = IC_XS;
 383     else
 384       insnContext = IC;
 385   }
 386
 387   return insnContext;
 388 }
 389
 390 RecognizableInstr::filter_ret RecognizableInstr::filter() const {
 391   ///////////////////
 392   // FILTER_STRONG
 393   //
 394
 395   // Filter out intrinsics
 396
 397   assert(Rec->isSubClassOf("X86Inst") && "Can only filter X86 instructions");
 398
 399   if (Form == X86Local::Pseudo ||
 400       (IsCodeGenOnly && Name.find("_REV") == Name.npos))
 401     return FILTER_STRONG;
 402
 403
 404   // Filter out artificial instructions but leave in the LOCK_PREFIX so it is
 405   // printed as a separate "instruction".
 406
 407   if (Name.find("_Int") != Name.npos       ||
 408       Name.find("Int_") != Name.npos       ||
 409       Name.find("_NOREX") != Name.npos)
 410     return FILTER_STRONG;
 411
 412   // Filter out instructions with segment override prefixes.
 413   // They're too messy to handle now and we'll special case them if needed.
 414
 415   if (SegOvr)
 416     return FILTER_STRONG;
 417
 418
 419   /////////////////
 420   // FILTER_WEAK
 421   //
 422
 423
 424   // Filter out instructions with a LOCK prefix;
 425   //   prefer forms that do not have the prefix
 426   if (HasLockPrefix)
 427     return FILTER_WEAK;
 428
 429   // Filter out alternate forms of AVX instructions
 430   if (Name.find("_alt") != Name.npos ||
 431       Name.find("XrYr") != Name.npos ||
 432       (Name.find("r64r") != Name.npos && Name.find("r64r64") == Name.npos) ||
 433       Name.find("_64mr") != Name.npos ||
 434       Name.find("Xrr") != Name.npos ||
 435       Name.find("rr64") != Name.npos)
 436     return FILTER_WEAK;
 437
 438   // Special cases.
 439
 440   if (Name.find("PCMPISTRI") != Name.npos && Name != "PCMPISTRI")
 441     return FILTER_WEAK;
 442   if (Name.find("PCMPESTRI") != Name.npos && Name != "PCMPESTRI")
 443     return FILTER_WEAK;
 444
 445   if (Name.find("MOV") != Name.npos && Name.find("r0") != Name.npos)
 446     return FILTER_WEAK;
 447   if (Name.find("MOVZ") != Name.npos && Name.find("MOVZX") == Name.npos)
 448     return FILTER_WEAK;
 449   if (Name.find("Fs") != Name.npos)
 450     return FILTER_WEAK;
 451   if (Name == "PUSH64i16"         ||
 452       Name == "MOVPQI2QImr"       ||
 453       Name == "VMOVPQI2QImr"      ||
 454       Name == "MMX_MOVD64rrv164"  ||
 455       Name == "MOV64ri64i32"      ||
 456       Name == "VMASKMOVDQU64"     ||
 457       Name == "VEXTRACTPSrr64"    ||
 458       Name == "VMOVQd64rr"        ||
 459       Name == "VMOVQs64rr")
 460     return FILTER_WEAK;
 461
 462   if (HasFROperands && Name.find("MOV") != Name.npos &&
 463      ((Name.find("2") != Name.npos && Name.find("32") == Name.npos) ||
 464       (Name.find("to") != Name.npos)))
 465     return FILTER_STRONG;
 466
 467   return FILTER_NORMAL;
 468 }
 469
 470 bool RecognizableInstr::hasFROperands() const {
 471   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 472   unsigned numOperands = OperandList.size();
 473
 474   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 475     const std::string &recName = OperandList[operandIndex].Rec->getName();
 476
 477     if (recName.find("FR") != recName.npos)
 478       return true;
 479   }
 480   return false;
 481 }
 482
 483 bool RecognizableInstr::has256BitOperands() const {
 484   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 485   unsigned numOperands = OperandList.size();
 486
 487   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 488     const std::string &recName = OperandList[operandIndex].Rec->getName();
 489
 490     if (!recName.compare("VR256")) {
 491       return true;
 492     }
 493   }
 494   return false;
 495 }
 496
 497 void RecognizableInstr::handleOperand(bool optional, unsigned &operandIndex,
 498                                       unsigned &physicalOperandIndex,
 499                                       unsigned &numPhysicalOperands,
 500                                       const unsigned *operandMapping,
 501                                       OperandEncoding (*encodingFromString)
 502                                         (const std::string&,
 503                                          bool hasOpSizePrefix)) {
 504   if (optional) {
 505     if (physicalOperandIndex >= numPhysicalOperands)
 506       return;
 507   } else {
 508     assert(physicalOperandIndex < numPhysicalOperands);
 509   }
 510
 511   while (operandMapping[operandIndex] != operandIndex) {
 512     Spec->operands[operandIndex].encoding = ENCODING_DUP;
 513     Spec->operands[operandIndex].type =
 514       (OperandType)(TYPE_DUP0 + operandMapping[operandIndex]);
 515     ++operandIndex;
 516   }
 517
 518   const std::string &typeName = (*Operands)[operandIndex].Rec->getName();
 519
 520   Spec->operands[operandIndex].encoding = encodingFromString(typeName,
 521                                                               HasOpSizePrefix);
 522   Spec->operands[operandIndex].type = typeFromString(typeName,
 523                                                      IsSSE,
 524                                                      HasREX_WPrefix,
 525                                                      HasOpSizePrefix);
 526
 527   ++operandIndex;
 528   ++physicalOperandIndex;
 529 }
 530
 531 void RecognizableInstr::emitInstructionSpecifier(DisassemblerTables &tables) {
 532   Spec->name       = Name;
 533
 534   if (!ShouldBeEmitted)
 535     return;
 536
 537   switch (filter()) {
 538   case FILTER_WEAK:
 539     Spec->filtered = true;
 540     break;
 541   case FILTER_STRONG:
 542     ShouldBeEmitted = false;
 543     return;
 544   case FILTER_NORMAL:
 545     break;
 546   }
 547
 548   Spec->insnContext = insnContext();
 549
 550   const std::vector<CGIOperandList::OperandInfo> &OperandList = *Operands;
 551
 552   unsigned numOperands = OperandList.size();
 553   unsigned numPhysicalOperands = 0;
 554
 555   // operandMapping maps from operands in OperandList to their originals.
 556   // If operandMapping[i] != i, then the entry is a duplicate.
 557   unsigned operandMapping[X86_MAX_OPERANDS];
 558   assert(numOperands <= X86_MAX_OPERANDS && "X86_MAX_OPERANDS is not large enough");
 559
 560   for (unsigned operandIndex = 0; operandIndex < numOperands; ++operandIndex) {
 561     if (OperandList[operandIndex].Constraints.size()) {
 562       const CGIOperandList::ConstraintInfo &Constraint =
 563         OperandList[operandIndex].Constraints[0];
 564       if (Constraint.isTied()) {
 565         operandMapping[operandIndex] = operandIndex;
 566         operandMapping[Constraint.getTiedOperand()] = operandIndex;
 567       } else {
 568         ++numPhysicalOperands;
 569         operandMapping[operandIndex] = operandIndex;
 570       }
 571     } else {
 572       ++numPhysicalOperands;
 573       operandMapping[operandIndex] = operandIndex;
 574     }
 575   }
 576
 577 #define HANDLE_OPERAND(class)               \
 578   handleOperand(false,                      \
 579                 operandIndex,               \
 580                 physicalOperandIndex,       \
 581                 numPhysicalOperands,        \
 582                 operandMapping,             \
 583                 class##EncodingFromString);
 584
 585 #define HANDLE_OPTIONAL(class)              \
 586   handleOperand(true,                       \
 587                 operandIndex,               \
 588                 physicalOperandIndex,       \
 589                 numPhysicalOperands,        \
 590                 operandMapping,             \
 591                 class##EncodingFromString);
 592
 593   // operandIndex should always be < numOperands
 594   unsigned operandIndex = 0;
 595   // physicalOperandIndex should always be < numPhysicalOperands
 596   unsigned physicalOperandIndex = 0;
 597
 598   switch (Form) {
 599   case X86Local::RawFrm:
 600     // Operand 1 (optional) is an address or immediate.
 601     // Operand 2 (optional) is an immediate.
 602     assert(numPhysicalOperands <= 2 &&
 603            "Unexpected number of operands for RawFrm");
 604     HANDLE_OPTIONAL(relocation)
 605     HANDLE_OPTIONAL(immediate)
 606     break;
 607   case X86Local::AddRegFrm:
 608     // Operand 1 is added to the opcode.
 609     // Operand 2 (optional) is an address.
 610     assert(numPhysicalOperands >= 1 && numPhysicalOperands <= 2 &&
 611            "Unexpected number of operands for AddRegFrm");
 612     HANDLE_OPERAND(opcodeModifier)
 613     HANDLE_OPTIONAL(relocation)
 614     break;
 615   case X86Local::MRMDestReg:
 616     // Operand 1 is a register operand in the R/M field.
 617     // Operand 2 is a register operand in the Reg/Opcode field.
 618     // - In AVX, there is a register operand in the VEX.vvvv field here -
 619     // Operand 3 (optional) is an immediate.
 620     if (HasVEX_4VPrefix)
 621       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 622              "Unexpected number of operands for MRMDestRegFrm with VEX_4V");
 623     else
 624       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 625              "Unexpected number of operands for MRMDestRegFrm");
 626
 627     HANDLE_OPERAND(rmRegister)
 628
 629     if (HasVEX_4VPrefix)
 630       // FIXME: In AVX, the register below becomes the one encoded
 631       // in ModRMVEX and the one above the one in the VEX.VVVV field
 632       HANDLE_OPERAND(vvvvRegister)
 633
 634     HANDLE_OPERAND(roRegister)
 635     HANDLE_OPTIONAL(immediate)
 636     break;
 637   case X86Local::MRMDestMem:
 638     // Operand 1 is a memory operand (possibly SIB-extended)
 639     // Operand 2 is a register operand in the Reg/Opcode field.
 640     // - In AVX, there is a register operand in the VEX.vvvv field here -
 641     // Operand 3 (optional) is an immediate.
 642     if (HasVEX_4VPrefix)
 643       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 4 &&
 644              "Unexpected number of operands for MRMDestMemFrm with VEX_4V");
 645     else
 646       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 647              "Unexpected number of operands for MRMDestMemFrm");
 648     HANDLE_OPERAND(memory)
 649
 650     if (HasVEX_4VPrefix)
 651       // FIXME: In AVX, the register below becomes the one encoded
 652       // in ModRMVEX and the one above the one in the VEX.VVVV field
 653       HANDLE_OPERAND(vvvvRegister)
 654
 655     HANDLE_OPERAND(roRegister)
 656     HANDLE_OPTIONAL(immediate)
 657     break;
 658   case X86Local::MRMSrcReg:
 659     // Operand 1 is a register operand in the Reg/Opcode field.
 660     // Operand 2 is a register operand in the R/M field.
 661     // - In AVX, there is a register operand in the VEX.vvvv field here -
 662     // Operand 3 (optional) is an immediate.
 663     // Operand 4 (optional) is an immediate.
 664
 665     if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix)
 666       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 5 &&
 667              "Unexpected number of operands for MRMSrcRegFrm with VEX_4V");
 668     else
 669       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 4 &&
 670              "Unexpected number of operands for MRMSrcRegFrm");
 671
 672     HANDLE_OPERAND(roRegister)
 673
 674     if (HasVEX_4VPrefix)
 675       // FIXME: In AVX, the register below becomes the one encoded
 676       // in ModRMVEX and the one above the one in the VEX.VVVV field
 677       HANDLE_OPERAND(vvvvRegister)
 678
 679     if (HasMemOp4Prefix)
 680       HANDLE_OPERAND(immediate)
 681
 682     HANDLE_OPERAND(rmRegister)
 683
 684     if (HasVEX_4VOp3Prefix)
 685       HANDLE_OPERAND(vvvvRegister)
 686
 687     if (!HasMemOp4Prefix)
 688       HANDLE_OPTIONAL(immediate)
 689     HANDLE_OPTIONAL(immediate) // above might be a register in 7:4
 690     HANDLE_OPTIONAL(immediate)
 691     break;
 692   case X86Local::MRMSrcMem:
 693     // Operand 1 is a register operand in the Reg/Opcode field.
 694     // Operand 2 is a memory operand (possibly SIB-extended)
 695     // - In AVX, there is a register operand in the VEX.vvvv field here -
 696     // Operand 3 (optional) is an immediate.
 697
 698     if (HasVEX_4VPrefix || HasVEX_4VOp3Prefix)
 699       assert(numPhysicalOperands >= 3 && numPhysicalOperands <= 5 &&
 700              "Unexpected number of operands for MRMSrcMemFrm with VEX_4V");
 701     else
 702       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 703              "Unexpected number of operands for MRMSrcMemFrm");
 704
 705     HANDLE_OPERAND(roRegister)
 706
 707     if (HasVEX_4VPrefix)
 708       // FIXME: In AVX, the register below becomes the one encoded
 709       // in ModRMVEX and the one above the one in the VEX.VVVV field
 710       HANDLE_OPERAND(vvvvRegister)
 711
 712     if (HasMemOp4Prefix)
 713       HANDLE_OPERAND(immediate)
 714
 715     HANDLE_OPERAND(memory)
 716
 717     if (HasVEX_4VOp3Prefix)
 718       HANDLE_OPERAND(vvvvRegister)
 719
 720     if (!HasMemOp4Prefix)
 721       HANDLE_OPTIONAL(immediate)
 722     HANDLE_OPTIONAL(immediate) // above might be a register in 7:4
 723     break;
 724   case X86Local::MRM0r:
 725   case X86Local::MRM1r:
 726   case X86Local::MRM2r:
 727   case X86Local::MRM3r:
 728   case X86Local::MRM4r:
 729   case X86Local::MRM5r:
 730   case X86Local::MRM6r:
 731   case X86Local::MRM7r:
 732     // Operand 1 is a register operand in the R/M field.
 733     // Operand 2 (optional) is an immediate or relocation.
 734     // Operand 3 (optional) is an immediate.
 735     if (HasVEX_4VPrefix)
 736       assert(numPhysicalOperands <= 3 &&
 737              "Unexpected number of operands for MRMnRFrm with VEX_4V");
 738     else
 739       assert(numPhysicalOperands <= 3 &&
 740              "Unexpected number of operands for MRMnRFrm");
 741     if (HasVEX_4VPrefix)
 742       HANDLE_OPERAND(vvvvRegister)
 743     HANDLE_OPTIONAL(rmRegister)
 744     HANDLE_OPTIONAL(relocation)
 745     HANDLE_OPTIONAL(immediate)
 746     break;
 747   case X86Local::MRM0m:
 748   case X86Local::MRM1m:
 749   case X86Local::MRM2m:
 750   case X86Local::MRM3m:
 751   case X86Local::MRM4m:
 752   case X86Local::MRM5m:
 753   case X86Local::MRM6m:
 754   case X86Local::MRM7m:
 755     // Operand 1 is a memory operand (possibly SIB-extended)
 756     // Operand 2 (optional) is an immediate or relocation.
 757     if (HasVEX_4VPrefix)
 758       assert(numPhysicalOperands >= 2 && numPhysicalOperands <= 3 &&
 759              "Unexpected number of operands for MRMnMFrm");
 760     else
 761       assert(numPhysicalOperands >= 1 && numPhysicalOperands <= 2 &&
 762              "Unexpected number of operands for MRMnMFrm");
 763     if (HasVEX_4VPrefix)
 764       HANDLE_OPERAND(vvvvRegister)
 765     HANDLE_OPERAND(memory)
 766     HANDLE_OPTIONAL(relocation)
 767     break;
 768   case X86Local::RawFrmImm8:
 769     // operand 1 is a 16-bit immediate
 770     // operand 2 is an 8-bit immediate
 771     assert(numPhysicalOperands == 2 &&
 772            "Unexpected number of operands for X86Local::RawFrmImm8");
 773     HANDLE_OPERAND(immediate)
 774     HANDLE_OPERAND(immediate)
 775     break;
 776   case X86Local::RawFrmImm16:
 777     // operand 1 is a 16-bit immediate
 778     // operand 2 is a 16-bit immediate
 779     HANDLE_OPERAND(immediate)
 780     HANDLE_OPERAND(immediate)
 781     break;
 782   case X86Local::MRMInitReg:
 783     // Ignored.
 784     break;
 785   }
 786
 787   #undef HANDLE_OPERAND
 788   #undef HANDLE_OPTIONAL
 789 }
 790
 791 void RecognizableInstr::emitDecodePath(DisassemblerTables &tables) const {
 792   // Special cases where the LLVM tables are not complete
 793
 794 #define MAP(from, to)                     \
 795   case X86Local::MRM_##from:              \
 796     filter = new ExactFilter(0x##from);   \
 797     break;
 798
 799   OpcodeType    opcodeType  = (OpcodeType)-1;
 800
 801   ModRMFilter*  filter      = NULL;
 802   uint8_t       opcodeToSet = 0;
 803
 804   switch (Prefix) {
 805   // Extended two-byte opcodes can start with f2 0f, f3 0f, or 0f
 806   case X86Local::XD:
 807   case X86Local::XS:
 808   case X86Local::TB:
 809     opcodeType = TWOBYTE;
 810
 811     switch (Opcode) {
 812     default:
 813       if (needsModRMForDecode(Form))
 814         filter = new ModFilter(isRegFormat(Form));
 815       else
 816         filter = new DumbFilter();
 817       break;
 818 #define EXTENSION_TABLE(n) case 0x##n:
 819     TWO_BYTE_EXTENSION_TABLES
 820 #undef EXTENSION_TABLE
 821       switch (Form) {
 822       default:
 823         llvm_unreachable("Unhandled two-byte extended opcode");
 824       case X86Local::MRM0r:
 825       case X86Local::MRM1r:
 826       case X86Local::MRM2r:
 827       case X86Local::MRM3r:
 828       case X86Local::MRM4r:
 829       case X86Local::MRM5r:
 830       case X86Local::MRM6r:
 831       case X86Local::MRM7r:
 832         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 833         break;
 834       case X86Local::MRM0m:
 835       case X86Local::MRM1m:
 836       case X86Local::MRM2m:
 837       case X86Local::MRM3m:
 838       case X86Local::MRM4m:
 839       case X86Local::MRM5m:
 840       case X86Local::MRM6m:
 841       case X86Local::MRM7m:
 842         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 843         break;
 844       MRM_MAPPING
 845       } // switch (Form)
 846       break;
 847     } // switch (Opcode)
 848     opcodeToSet = Opcode;
 849     break;
 850   case X86Local::T8:
 851   case X86Local::T8XD:
 852   case X86Local::T8XS:
 853     opcodeType = THREEBYTE_38;
 854     switch (Opcode) {
 855     default:
 856       if (needsModRMForDecode(Form))
 857         filter = new ModFilter(isRegFormat(Form));
 858       else
 859         filter = new DumbFilter();
 860       break;
 861 #define EXTENSION_TABLE(n) case 0x##n:
 862     THREE_BYTE_38_EXTENSION_TABLES
 863 #undef EXTENSION_TABLE
 864       switch (Form) {
 865       default:
 866         llvm_unreachable("Unhandled two-byte extended opcode");
 867       case X86Local::MRM0r:
 868       case X86Local::MRM1r:
 869       case X86Local::MRM2r:
 870       case X86Local::MRM3r:
 871       case X86Local::MRM4r:
 872       case X86Local::MRM5r:
 873       case X86Local::MRM6r:
 874       case X86Local::MRM7r:
 875         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 876         break;
 877       case X86Local::MRM0m:
 878       case X86Local::MRM1m:
 879       case X86Local::MRM2m:
 880       case X86Local::MRM3m:
 881       case X86Local::MRM4m:
 882       case X86Local::MRM5m:
 883       case X86Local::MRM6m:
 884       case X86Local::MRM7m:
 885         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 886         break;
 887       MRM_MAPPING
 888       } // switch (Form)
 889       break;
 890     } // switch (Opcode)
 891     opcodeToSet = Opcode;
 892     break;
 893   case X86Local::P_TA:
 894   case X86Local::TAXD:
 895     opcodeType = THREEBYTE_3A;
 896     if (needsModRMForDecode(Form))
 897       filter = new ModFilter(isRegFormat(Form));
 898     else
 899       filter = new DumbFilter();
 900     opcodeToSet = Opcode;
 901     break;
 902   case X86Local::A6:
 903     opcodeType = THREEBYTE_A6;
 904     if (needsModRMForDecode(Form))
 905       filter = new ModFilter(isRegFormat(Form));
 906     else
 907       filter = new DumbFilter();
 908     opcodeToSet = Opcode;
 909     break;
 910   case X86Local::A7:
 911     opcodeType = THREEBYTE_A7;
 912     if (needsModRMForDecode(Form))
 913       filter = new ModFilter(isRegFormat(Form));
 914     else
 915       filter = new DumbFilter();
 916     opcodeToSet = Opcode;
 917     break;
 918   case X86Local::D8:
 919   case X86Local::D9:
 920   case X86Local::DA:
 921   case X86Local::DB:
 922   case X86Local::DC:
 923   case X86Local::DD:
 924   case X86Local::DE:
 925   case X86Local::DF:
 926     assert(Opcode >= 0xc0 && "Unexpected opcode for an escape opcode");
 927     opcodeType = ONEBYTE;
 928     if (Form == X86Local::AddRegFrm) {
 929       Spec->modifierType = MODIFIER_MODRM;
 930       Spec->modifierBase = Opcode;
 931       filter = new AddRegEscapeFilter(Opcode);
 932     } else {
 933       filter = new EscapeFilter(true, Opcode);
 934     }
 935     opcodeToSet = 0xd8 + (Prefix - X86Local::D8);
 936     break;
 937   case X86Local::REP:
 938   default:
 939     opcodeType = ONEBYTE;
 940     switch (Opcode) {
 941 #define EXTENSION_TABLE(n) case 0x##n:
 942     ONE_BYTE_EXTENSION_TABLES
 943 #undef EXTENSION_TABLE
 944       switch (Form) {
 945       default:
 946         llvm_unreachable("Fell through the cracks of a single-byte "
 947                          "extended opcode");
 948       case X86Local::MRM0r:
 949       case X86Local::MRM1r:
 950       case X86Local::MRM2r:
 951       case X86Local::MRM3r:
 952       case X86Local::MRM4r:
 953       case X86Local::MRM5r:
 954       case X86Local::MRM6r:
 955       case X86Local::MRM7r:
 956         filter = new ExtendedFilter(true, Form - X86Local::MRM0r);
 957         break;
 958       case X86Local::MRM0m:
 959       case X86Local::MRM1m:
 960       case X86Local::MRM2m:
 961       case X86Local::MRM3m:
 962       case X86Local::MRM4m:
 963       case X86Local::MRM5m:
 964       case X86Local::MRM6m:
 965       case X86Local::MRM7m:
 966         filter = new ExtendedFilter(false, Form - X86Local::MRM0m);
 967         break;
 968       MRM_MAPPING
 969       } // switch (Form)
 970       break;
 971     case 0xd8:
 972     case 0xd9:
 973     case 0xda:
 974     case 0xdb:
 975     case 0xdc:
 976     case 0xdd:
 977     case 0xde:
 978     case 0xdf:
 979       filter = new EscapeFilter(false, Form - X86Local::MRM0m);
 980       break;
 981     default:
 982       if (needsModRMForDecode(Form))
 983         filter = new ModFilter(isRegFormat(Form));
 984       else
 985         filter = new DumbFilter();
 986       break;
 987     } // switch (Opcode)
 988     opcodeToSet = Opcode;
 989   } // switch (Prefix)
 990
 991   assert(opcodeType != (OpcodeType)-1 &&
 992          "Opcode type not set");
 993   assert(filter && "Filter not set");
 994
 995   if (Form == X86Local::AddRegFrm) {
 996     if(Spec->modifierType != MODIFIER_MODRM) {
 997       assert(opcodeToSet < 0xf9 &&
 998              "Not enough room for all ADDREG_FRM operands");
 999
1000       uint8_t currentOpcode;
1001
1002       for (currentOpcode = opcodeToSet;
1003            currentOpcode < opcodeToSet + 8;
1004            ++currentOpcode)
1005         tables.setTableFields(opcodeType,
1006                               insnContext(),
1007                               currentOpcode,
1008                               *filter,
1009                               UID, Is32Bit, IgnoresVEX_L);
1010
1011       Spec->modifierType = MODIFIER_OPCODE;
1012       Spec->modifierBase = opcodeToSet;
1013     } else {
1014       // modifierBase was set where MODIFIER_MODRM was set
1015       tables.setTableFields(opcodeType,
1016                             insnContext(),
1017                             opcodeToSet,
1018                             *filter,
1019                             UID, Is32Bit, IgnoresVEX_L);
1020     }
1021   } else {
1022     tables.setTableFields(opcodeType,
1023                           insnContext(),
1024                           opcodeToSet,
1025                           *filter,
1026                           UID, Is32Bit, IgnoresVEX_L);
1027
1028     Spec->modifierType = MODIFIER_NONE;
1029     Spec->modifierBase = opcodeToSet;
1030   }
1031
1032   delete filter;
1033
1034 #undef MAP
1035 }
1036
1037 #define TYPE(str, type) if (s == str) return type;
1038 OperandType RecognizableInstr::typeFromString(const std::string &s,
1039                                               bool isSSE,
1040                                               bool hasREX_WPrefix,
1041                                               bool hasOpSizePrefix) {
1042   if (isSSE) {
1043     // For SSE instructions, we ignore the OpSize prefix and force operand
1044     // sizes.
1045     TYPE("GR16",              TYPE_R16)
1046     TYPE("GR32",              TYPE_R32)
1047     TYPE("GR64",              TYPE_R64)
1048   }
1049   if(hasREX_WPrefix) {
1050     // For instructions with a REX_W prefix, a declared 32-bit register encoding
1051     // is special.
1052     TYPE("GR32",              TYPE_R32)
1053   }
1054   if(!hasOpSizePrefix) {
1055     // For instructions without an OpSize prefix, a declared 16-bit register or
1056     // immediate encoding is special.
1057     TYPE("GR16",              TYPE_R16)
1058     TYPE("i16imm",            TYPE_IMM16)
1059   }
1060   TYPE("i16mem",              TYPE_Mv)
1061   TYPE("i16imm",              TYPE_IMMv)
1062   TYPE("i16i8imm",            TYPE_IMMv)
1063   TYPE("GR16",                TYPE_Rv)
1064   TYPE("i32mem",              TYPE_Mv)
1065   TYPE("i32imm",              TYPE_IMMv)
1066   TYPE("i32i8imm",            TYPE_IMM32)
1067   TYPE("u32u8imm",            TYPE_IMM32)
1068   TYPE("GR32",                TYPE_Rv)
1069   TYPE("i64mem",              TYPE_Mv)
1070   TYPE("i64i32imm",           TYPE_IMM64)
1071   TYPE("i64i8imm",            TYPE_IMM64)
1072   TYPE("GR64",                TYPE_R64)
1073   TYPE("i8mem",               TYPE_M8)
1074   TYPE("i8imm",               TYPE_IMM8)
1075   TYPE("GR8",                 TYPE_R8)
1076   TYPE("VR128",               TYPE_XMM128)
1077   TYPE("f128mem",             TYPE_M128)
1078   TYPE("f256mem",             TYPE_M256)
1079   TYPE("FR64",                TYPE_XMM64)
1080   TYPE("f64mem",              TYPE_M64FP)
1081   TYPE("sdmem",               TYPE_M64FP)
1082   TYPE("FR32",                TYPE_XMM32)
1083   TYPE("f32mem",              TYPE_M32FP)
1084   TYPE("ssmem",               TYPE_M32FP)
1085   TYPE("RST",                 TYPE_ST)
1086   TYPE("i128mem",             TYPE_M128)
1087   TYPE("i256mem",             TYPE_M256)
1088   TYPE("i64i32imm_pcrel",     TYPE_REL64)
1089   TYPE("i16imm_pcrel",        TYPE_REL16)
1090   TYPE("i32imm_pcrel",        TYPE_REL32)
1091   TYPE("SSECC",               TYPE_IMM3)
1092   TYPE("AVXCC",               TYPE_IMM5)
1093   TYPE("brtarget",            TYPE_RELv)
1094   TYPE("uncondbrtarget",      TYPE_RELv)
1095   TYPE("brtarget8",           TYPE_REL8)
1096   TYPE("f80mem",              TYPE_M80FP)
1097   TYPE("lea32mem",            TYPE_LEA)
1098   TYPE("lea64_32mem",         TYPE_LEA)
1099   TYPE("lea64mem",            TYPE_LEA)
1100   TYPE("VR64",                TYPE_MM64)
1101   TYPE("i64imm",              TYPE_IMMv)
1102   TYPE("opaque32mem",         TYPE_M1616)
1103   TYPE("opaque48mem",         TYPE_M1632)
1104   TYPE("opaque80mem",         TYPE_M1664)
1105   TYPE("opaque512mem",        TYPE_M512)
1106   TYPE("SEGMENT_REG",         TYPE_SEGMENTREG)
1107   TYPE("DEBUG_REG",           TYPE_DEBUGREG)
1108   TYPE("CONTROL_REG",         TYPE_CONTROLREG)
1109   TYPE("offset8",             TYPE_MOFFS8)
1110   TYPE("offset16",            TYPE_MOFFS16)
1111   TYPE("offset32",            TYPE_MOFFS32)
1112   TYPE("offset64",            TYPE_MOFFS64)
1113   TYPE("VR256",               TYPE_XMM256)
1114   TYPE("GR16_NOAX",           TYPE_Rv)
1115   TYPE("GR32_NOAX",           TYPE_Rv)
1116   TYPE("GR64_NOAX",           TYPE_R64)
1117   TYPE("vx32mem",             TYPE_M32)
1118   TYPE("vy32mem",             TYPE_M32)
1119   TYPE("vx64mem",             TYPE_M64)
1120   TYPE("vy64mem",             TYPE_M64)
1121   errs() << "Unhandled type string " << s << "\n";
1122   llvm_unreachable("Unhandled type string");
1123 }
1124 #undef TYPE
1125
1126 #define ENCODING(str, encoding) if (s == str) return encoding;
1127 OperandEncoding RecognizableInstr::immediateEncodingFromString
1128   (const std::string &s,
1129    bool hasOpSizePrefix) {
1130   if(!hasOpSizePrefix) {
1131     // For instructions without an OpSize prefix, a declared 16-bit register or
1132     // immediate encoding is special.
1133     ENCODING("i16imm",        ENCODING_IW)
1134   }
1135   ENCODING("i32i8imm",        ENCODING_IB)
1136   ENCODING("u32u8imm",        ENCODING_IB)
1137   ENCODING("SSECC",           ENCODING_IB)
1138   ENCODING("AVXCC",           ENCODING_IB)
1139   ENCODING("i16imm",          ENCODING_Iv)
1140   ENCODING("i16i8imm",        ENCODING_IB)
1141   ENCODING("i32imm",          ENCODING_Iv)
1142   ENCODING("i64i32imm",       ENCODING_ID)
1143   ENCODING("i64i8imm",        ENCODING_IB)
1144   ENCODING("i8imm",           ENCODING_IB)
1145   // This is not a typo.  Instructions like BLENDVPD put
1146   // register IDs in 8-bit immediates nowadays.
1147   ENCODING("VR256",           ENCODING_IB)
1148   ENCODING("VR128",           ENCODING_IB)
1149   errs() << "Unhandled immediate encoding " << s << "\n";
1150   llvm_unreachable("Unhandled immediate encoding");
1151 }
1152
1153 OperandEncoding RecognizableInstr::rmRegisterEncodingFromString
1154   (const std::string &s,
1155    bool hasOpSizePrefix) {
1156   ENCODING("GR16",            ENCODING_RM)
1157   ENCODING("GR32",            ENCODING_RM)
1158   ENCODING("GR64",            ENCODING_RM)
1159   ENCODING("GR8",             ENCODING_RM)
1160   ENCODING("VR128",           ENCODING_RM)
1161   ENCODING("FR64",            ENCODING_RM)
1162   ENCODING("FR32",            ENCODING_RM)
1163   ENCODING("VR64",            ENCODING_RM)
1164   ENCODING("VR256",           ENCODING_RM)
1165   errs() << "Unhandled R/M register encoding " << s << "\n";
1166   llvm_unreachable("Unhandled R/M register encoding");
1167 }
1168
1169 OperandEncoding RecognizableInstr::roRegisterEncodingFromString
1170   (const std::string &s,
1171    bool hasOpSizePrefix) {
1172   ENCODING("GR16",            ENCODING_REG)
1173   ENCODING("GR32",            ENCODING_REG)
1174   ENCODING("GR64",            ENCODING_REG)
1175   ENCODING("GR8",             ENCODING_REG)
1176   ENCODING("VR128",           ENCODING_REG)
1177   ENCODING("FR64",            ENCODING_REG)
1178   ENCODING("FR32",            ENCODING_REG)
1179   ENCODING("VR64",            ENCODING_REG)
1180   ENCODING("SEGMENT_REG",     ENCODING_REG)
1181   ENCODING("DEBUG_REG",       ENCODING_REG)
1182   ENCODING("CONTROL_REG",     ENCODING_REG)
1183   ENCODING("VR256",           ENCODING_REG)
1184   errs() << "Unhandled reg/opcode register encoding " << s << "\n";
1185   llvm_unreachable("Unhandled reg/opcode register encoding");
1186 }
1187
1188 OperandEncoding RecognizableInstr::vvvvRegisterEncodingFromString
1189   (const std::string &s,
1190    bool hasOpSizePrefix) {
1191   ENCODING("GR32",            ENCODING_VVVV)
1192   ENCODING("GR64",            ENCODING_VVVV)
1193   ENCODING("FR32",            ENCODING_VVVV)
1194   ENCODING("FR64",            ENCODING_VVVV)
1195   ENCODING("VR128",           ENCODING_VVVV)
1196   ENCODING("VR256",           ENCODING_VVVV)
1197   errs() << "Unhandled VEX.vvvv register encoding " << s << "\n";
1198   llvm_unreachable("Unhandled VEX.vvvv register encoding");
1199 }
1200
1201 OperandEncoding RecognizableInstr::memoryEncodingFromString
1202   (const std::string &s,
1203    bool hasOpSizePrefix) {
1204   ENCODING("i16mem",          ENCODING_RM)
1205   ENCODING("i32mem",          ENCODING_RM)
1206   ENCODING("i64mem",          ENCODING_RM)
1207   ENCODING("i8mem",           ENCODING_RM)
1208   ENCODING("ssmem",           ENCODING_RM)
1209   ENCODING("sdmem",           ENCODING_RM)
1210   ENCODING("f128mem",         ENCODING_RM)
1211   ENCODING("f256mem",         ENCODING_RM)
1212   ENCODING("f64mem",          ENCODING_RM)
1213   ENCODING("f32mem",          ENCODING_RM)
1214   ENCODING("i128mem",         ENCODING_RM)
1215   ENCODING("i256mem",         ENCODING_RM)
1216   ENCODING("f80mem",          ENCODING_RM)
1217   ENCODING("lea32mem",        ENCODING_RM)
1218   ENCODING("lea64_32mem",     ENCODING_RM)
1219   ENCODING("lea64mem",        ENCODING_RM)
1220   ENCODING("opaque32mem",     ENCODING_RM)
1221   ENCODING("opaque48mem",     ENCODING_RM)
1222   ENCODING("opaque80mem",     ENCODING_RM)
1223   ENCODING("opaque512mem",    ENCODING_RM)
1224   ENCODING("vx32mem",         ENCODING_RM)
1225   ENCODING("vy32mem",         ENCODING_RM)
1226   ENCODING("vx64mem",         ENCODING_RM)
1227   ENCODING("vy64mem",         ENCODING_RM)
1228   errs() << "Unhandled memory encoding " << s << "\n";
1229   llvm_unreachable("Unhandled memory encoding");
1230 }
1231
1232 OperandEncoding RecognizableInstr::relocationEncodingFromString
1233   (const std::string &s,
1234    bool hasOpSizePrefix) {
1235   if(!hasOpSizePrefix) {
1236     // For instructions without an OpSize prefix, a declared 16-bit register or
1237     // immediate encoding is special.
1238     ENCODING("i16imm",        ENCODING_IW)
1239   }
1240   ENCODING("i16imm",          ENCODING_Iv)
1241   ENCODING("i16i8imm",        ENCODING_IB)
1242   ENCODING("i32imm",          ENCODING_Iv)
1243   ENCODING("i32i8imm",        ENCODING_IB)
1244   ENCODING("i64i32imm",       ENCODING_ID)
1245   ENCODING("i64i8imm",        ENCODING_IB)
1246   ENCODING("i8imm",           ENCODING_IB)
1247   ENCODING("i64i32imm_pcrel", ENCODING_ID)
1248   ENCODING("i16imm_pcrel",    ENCODING_IW)
1249   ENCODING("i32imm_pcrel",    ENCODING_ID)
1250   ENCODING("brtarget",        ENCODING_Iv)
1251   ENCODING("brtarget8",       ENCODING_IB)
1252   ENCODING("i64imm",          ENCODING_IO)
1253   ENCODING("offset8",         ENCODING_Ia)
1254   ENCODING("offset16",        ENCODING_Ia)
1255   ENCODING("offset32",        ENCODING_Ia)
1256   ENCODING("offset64",        ENCODING_Ia)
1257   errs() << "Unhandled relocation encoding " << s << "\n";
1258   llvm_unreachable("Unhandled relocation encoding");
1259 }
1260
1261 OperandEncoding RecognizableInstr::opcodeModifierEncodingFromString
1262   (const std::string &s,
1263    bool hasOpSizePrefix) {
1264   ENCODING("RST",             ENCODING_I)
1265   ENCODING("GR32",            ENCODING_Rv)
1266   ENCODING("GR64",            ENCODING_RO)
1267   ENCODING("GR16",            ENCODING_Rv)
1268   ENCODING("GR8",             ENCODING_RB)
1269   ENCODING("GR16_NOAX",       ENCODING_Rv)
1270   ENCODING("GR32_NOAX",       ENCODING_Rv)
1271   ENCODING("GR64_NOAX",       ENCODING_RO)
1272   errs() << "Unhandled opcode modifier encoding " << s << "\n";
1273   llvm_unreachable("Unhandled opcode modifier encoding");
1274 }
1275 #undef ENCODING