utils/TableGen/X86RecognizableInstr.h

   1 //===- X86RecognizableInstr.h - Disassembler instruction spec ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the X86 Disassembler Emitter.
  11 // It contains the interface of a single recognizable instruction.
  12 // Documentation for the disassembler emitter in general can be found in
  13 //  X86DisasemblerEmitter.h.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #ifndef X86RECOGNIZABLEINSTR_H
  18 #define X86RECOGNIZABLEINSTR_H
  19
  20 #include "CodeGenTarget.h"
  21 #include "X86DisassemblerTables.h"
  22 #include "llvm/ADT/SmallVector.h"
  23 #include "llvm/Support/DataTypes.h"
  24 #include "llvm/TableGen/Record.h"
  25
  26 namespace llvm {
  27
  28 namespace X86Disassembler {
  29
  30 /// RecognizableInstr - Encapsulates all information required to decode a single
  31 ///   instruction, as extracted from the LLVM instruction tables.  Has methods
  32 ///   to interpret the information available in the LLVM tables, and to emit the
  33 ///   instruction into DisassemblerTables.
  34 class RecognizableInstr {
  35 private:
  36   /// The opcode of the instruction, as used in an MCInst
  37   InstrUID UID;
  38   /// The record from the .td files corresponding to this instruction
  39   const Record* Rec;
  40   /// The OpPrefix field from the record
  41   uint8_t OpPrefix;
  42   /// The OpMap field from the record
  43   uint8_t OpMap;
  44   /// The opcode field from the record; this is the opcode used in the Intel
  45   /// encoding and therefore distinct from the UID
  46   uint8_t Opcode;
  47   /// The form field from the record
  48   uint8_t Form;
  49   // The encoding field from the record
  50   uint8_t Encoding;
  51   /// The OpSize field from the record
  52   uint8_t OpSize;
  53   /// The hasAdSizePrefix field from the record
  54   bool HasAdSizePrefix;
  55   /// The hasREX_WPrefix field from the record
  56   bool HasREX_WPrefix;
  57   /// The hasVEX_4V field from the record
  58   bool HasVEX_4V;
  59   /// The hasVEX_4VOp3 field from the record
  60   bool HasVEX_4VOp3;
  61   /// The hasVEX_WPrefix field from the record
  62   bool HasVEX_WPrefix;
  63   /// Inferred from the operands; indicates whether the L bit in the VEX prefix is set
  64   bool HasVEX_LPrefix;
  65   /// The hasMemOp4Prefix field from the record
  66   bool HasMemOp4Prefix;
  67   /// The ignoreVEX_L field from the record
  68   bool IgnoresVEX_L;
  69   /// The hasEVEX_L2Prefix field from the record
  70   bool HasEVEX_L2Prefix;
  71   /// The hasEVEX_K field from the record
  72   bool HasEVEX_K;
  73   /// The hasEVEX_KZ field from the record
  74   bool HasEVEX_KZ;
  75   /// The hasEVEX_B field from the record
  76   bool HasEVEX_B;
  77   /// The hasLockPrefix field from the record
  78   bool HasLockPrefix;
  79   /// The hasREPPrefix field from the record
  80   bool HasREPPrefix;
  81   /// The isCodeGenOnly field from the record
  82   bool IsCodeGenOnly;
  83   /// The ForceDisassemble field from the record
  84   bool ForceDisassemble;
  85   // Whether the instruction has the predicate "In64BitMode"
  86   bool Is64Bit;
  87   // Whether the instruction has the predicate "In32BitMode"
  88   bool Is32Bit;
  89
  90   /// The instruction name as listed in the tables
  91   std::string Name;
  92   /// The AT&T AsmString for the instruction
  93   std::string AsmString;
  94
  95   /// Indicates whether the instruction should be emitted into the decode
  96   /// tables; regardless, it will be emitted into the instruction info table
  97   bool ShouldBeEmitted;
  98
  99   /// The operands of the instruction, as listed in the CodeGenInstruction.
 100   /// They are not one-to-one with operands listed in the MCInst; for example,
 101   /// memory operands expand to 5 operands in the MCInst
 102   const std::vector<CGIOperandList::OperandInfo>* Operands;
 103
 104   /// The description of the instruction that is emitted into the instruction
 105   /// info table
 106   InstructionSpecifier* Spec;
 107
 108   /// insnContext - Returns the primary context in which the instruction is
 109   ///   valid.
 110   ///
 111   /// @return - The context in which the instruction is valid.
 112   InstructionContext insnContext() const;
 113
 114   enum filter_ret {
 115     FILTER_STRONG,    // instruction has no place in the instruction tables
 116     FILTER_WEAK,      // instruction may conflict, and should be eliminated if
 117                       // it does
 118     FILTER_NORMAL     // instruction should have high priority and generate an
 119                       // error if it conflcits with any other FILTER_NORMAL
 120                       // instruction
 121   };
 122
 123   /// filter - Determines whether the instruction should be decodable.  Some
 124   ///   instructions are pure intrinsics and use unencodable operands; many
 125   ///   synthetic instructions are duplicates of other instructions; other
 126   ///   instructions only differ in the logical way in which they are used, and
 127   ///   have the same decoding.  Because these would cause decode conflicts,
 128   ///   they must be filtered out.
 129   ///
 130   /// @return - The degree of filtering to be applied (see filter_ret).
 131   filter_ret filter() const;
 132
 133   /// hasFROperands - Returns true if any operand is a FR operand.
 134   bool hasFROperands() const;
 135
 136   /// typeFromString - Translates an operand type from the string provided in
 137   ///   the LLVM tables to an OperandType for use in the operand specifier.
 138   ///
 139   /// @param s              - The string, as extracted by calling Rec->getName()
 140   ///                         on a CodeGenInstruction::OperandInfo.
 141   /// @param isSSE          - Indicates whether the instruction is an SSE
 142   ///                         instruction.  For SSE instructions, immediates are
 143   ///                         fixed-size rather than being affected by the
 144   ///                         mandatory OpSize prefix.
 145   /// @param hasREX_WPrefix - Indicates whether the instruction has a REX.W
 146   ///                         prefix.  If it does, 32-bit register operands stay
 147   ///                         32-bit regardless of the operand size.
 148   /// @param OpSize           Indicates the operand size of the instruction.
 149   ///                         If register size does not match OpSize, then
 150   ///                         register sizes keep their size.
 151   /// @return               - The operand's type.
 152   static OperandType typeFromString(const std::string& s,
 153                                     bool hasREX_WPrefix, uint8_t OpSize);
 154
 155   /// immediateEncodingFromString - Translates an immediate encoding from the
 156   ///   string provided in the LLVM tables to an OperandEncoding for use in
 157   ///   the operand specifier.
 158   ///
 159   /// @param s       - See typeFromString().
 160   /// @param OpSize  - Indicates whether this is an OpSize16 instruction.
 161   ///                  If it is not, then 16-bit immediate operands stay 16-bit.
 162   /// @return        - The operand's encoding.
 163   static OperandEncoding immediateEncodingFromString(const std::string &s,
 164                                                      uint8_t OpSize);
 165
 166   /// rmRegisterEncodingFromString - Like immediateEncodingFromString, but
 167   ///   handles operands that are in the REG field of the ModR/M byte.
 168   static OperandEncoding rmRegisterEncodingFromString(const std::string &s,
 169                                                       uint8_t OpSize);
 170
 171   /// rmRegisterEncodingFromString - Like immediateEncodingFromString, but
 172   ///   handles operands that are in the REG field of the ModR/M byte.
 173   static OperandEncoding roRegisterEncodingFromString(const std::string &s,
 174                                                       uint8_t OpSize);
 175   static OperandEncoding memoryEncodingFromString(const std::string &s,
 176                                                   uint8_t OpSize);
 177   static OperandEncoding relocationEncodingFromString(const std::string &s,
 178                                                       uint8_t OpSize);
 179   static OperandEncoding opcodeModifierEncodingFromString(const std::string &s,
 180                                                           uint8_t OpSize);
 181   static OperandEncoding vvvvRegisterEncodingFromString(const std::string &s,
 182                                                         uint8_t OpSize);
 183   static OperandEncoding writemaskRegisterEncodingFromString(const std::string &s,
 184                                                              uint8_t OpSize);
 185
 186   /// handleOperand - Converts a single operand from the LLVM table format to
 187   ///   the emitted table format, handling any duplicate operands it encounters
 188   ///   and then one non-duplicate.
 189   ///
 190   /// @param optional             - Determines whether to assert that the
 191   ///                               operand exists.
 192   /// @param operandIndex         - The index into the generated operand table.
 193   ///                               Incremented by this function one or more
 194   ///                               times to reflect possible duplicate
 195   ///                               operands).
 196   /// @param physicalOperandIndex - The index of the current operand into the
 197   ///                               set of non-duplicate ('physical') operands.
 198   ///                               Incremented by this function once.
 199   /// @param numPhysicalOperands  - The number of non-duplicate operands in the
 200   ///                               instructions.
 201   /// @param operandMapping       - The operand mapping, which has an entry for
 202   ///                               each operand that indicates whether it is a
 203   ///                               duplicate, and of what.
 204   void handleOperand(bool optional,
 205                      unsigned &operandIndex,
 206                      unsigned &physicalOperandIndex,
 207                      unsigned &numPhysicalOperands,
 208                      const unsigned *operandMapping,
 209                      OperandEncoding (*encodingFromString)
 210                        (const std::string&,
 211                         uint8_t OpSize));
 212
 213   /// shouldBeEmitted - Returns the shouldBeEmitted field.  Although filter()
 214   ///   filters out many instructions, at various points in decoding we
 215   ///   determine that the instruction should not actually be decodable.  In
 216   ///   particular, MMX MOV instructions aren't emitted, but they're only
 217   ///   identified during operand parsing.
 218   ///
 219   /// @return - true if at this point we believe the instruction should be
 220   ///   emitted; false if not.  This will return false if filter() returns false
 221   ///   once emitInstructionSpecifier() has been called.
 222   bool shouldBeEmitted() const {
 223     return ShouldBeEmitted;
 224   }
 225
 226   /// emitInstructionSpecifier - Loads the instruction specifier for the current
 227   ///   instruction into a DisassemblerTables.
 228   ///
 229   void emitInstructionSpecifier();
 230
 231   /// emitDecodePath - Populates the proper fields in the decode tables
 232   ///   corresponding to the decode paths for this instruction.
 233   ///
 234   /// \param tables The DisassemblerTables to populate with the decode
 235   ///               decode information for the current instruction.
 236   void emitDecodePath(DisassemblerTables &tables) const;
 237
 238   /// Constructor - Initializes a RecognizableInstr with the appropriate fields
 239   ///   from a CodeGenInstruction.
 240   ///
 241   /// \param tables The DisassemblerTables that the specifier will be added to.
 242   /// \param insn   The CodeGenInstruction to extract information from.
 243   /// \param uid    The unique ID of the current instruction.
 244   RecognizableInstr(DisassemblerTables &tables,
 245                     const CodeGenInstruction &insn,
 246                     InstrUID uid);
 247 public:
 248   /// processInstr - Accepts a CodeGenInstruction and loads decode information
 249   ///   for it into a DisassemblerTables if appropriate.
 250   ///
 251   /// \param tables The DiassemblerTables to be populated with decode
 252   ///               information.
 253   /// \param insn   The CodeGenInstruction to be used as a source for this
 254   ///               information.
 255   /// \param uid    The unique ID of the instruction.
 256   static void processInstr(DisassemblerTables &tables,
 257                            const CodeGenInstruction &insn,
 258                            InstrUID uid);
 259 };
 260
 261 } // namespace X86Disassembler
 262
 263 } // namespace llvm
 264
 265 #endif