ASoC: wm8804: Allow control of master clock divider in PLL generation
authorDaniel Matuschek <info@crazy-audio.com>
Thu, 29 May 2014 14:08:03 +0000 (15:08 +0100)
committerMark Brown <broonie@linaro.org>
Thu, 29 May 2014 15:01:56 +0000 (16:01 +0100)
commit06109f47f2c33fdd2b10194ee53235e72b8fbfe7
tree201d445302475cb34a86b9a51876ff59a36bf4ad
parenta3086791ebe0c50aff0753a24db565ae0da7be18
ASoC: wm8804: Allow control of master clock divider in PLL generation

WM8804 can run with PLL frequencies of 256xfs and 128xfs for
most sample rates. At 192kHz only 128xfs is supported. The
existing driver selects 128xfs automatically for some lower
samples rates. By using an additional mclk_div divider, it
is now possible to control the behaviour. This allows using
256xfs PLL frequency on all sample rates up to 96kHz. It
should allow lower jitter and better signal quality. The
behavior has to be controlled by the sound card driver,
because some sample frequency share the same setting. e.g.
192kHz and 96kHz use 24.576MHz master clock. The only
difference is the MCLK divider.

Signed-off-by: Daniel Matuschek <daniel@matuschek.net>
Tested-by: Florian Meier <florian.meier@koalo.de>
Signed-off-by: Charles Keepax <ckeepax@opensource.wolfsonmicro.com>
Signed-off-by: Mark Brown <broonie@linaro.org>
sound/soc/codecs/wm8804.c
sound/soc/codecs/wm8804.h