RDMA/cxgb4: Use DSGLs for fastreg and adapter memory writes for T5.
authorVipul Pandya <vipul@chelsio.com>
Thu, 14 Mar 2013 05:09:01 +0000 (05:09 +0000)
committerDavid S. Miller <davem@davemloft.net>
Thu, 14 Mar 2013 15:35:59 +0000 (11:35 -0400)
commit42b6a949903d28f59c95f4c71080aa8b41e3d1d1
treed91e9304efb9504fb03256bb5e0fb78f76da7c3d
parent80ccdd60512fc19fa87bf02876c59aeeb82fe4bc
RDMA/cxgb4: Use DSGLs for fastreg and adapter memory writes for T5.

It enables direct DMA by HW to memory region PBL arrays and fast register PBL
arrays from host memory, vs the T4 way of passing these arrays in the WR itself.
The result is lower latency for memory registration, and larger PBL array
support for fast register operations.

This patch also updates ULP_TX_MEM_WRITE command fields for T5. Ordering bit of
ULP_TX_MEM_WRITE is at bit position 22 in T5 and at 23 in T4.

Signed-off-by: Vipul Pandya <vipul@chelsio.com>
Signed-off-by: David S. Miller <davem@davemloft.net>
drivers/infiniband/hw/cxgb4/iw_cxgb4.h
drivers/infiniband/hw/cxgb4/mem.c
drivers/infiniband/hw/cxgb4/qp.c
drivers/infiniband/hw/cxgb4/t4.h
drivers/net/ethernet/chelsio/cxgb4/t4_msg.h