drm/i915: pnv dpll doesn't use m1!
authorDaniel Vetter <daniel.vetter@ffwll.ch>
Tue, 21 May 2013 19:54:55 +0000 (21:54 +0200)
committerDaniel Vetter <daniel.vetter@ffwll.ch>
Wed, 12 Jun 2013 19:27:45 +0000 (21:27 +0200)
commit7df00d7adb080122502a30ec48f237d2f90d36ad
treeffa372cd69889ff49333ff2ea4c7a614c7396a37
parentfdafa9e276235225ce087695984cf1e52dd0c159
drm/i915: pnv dpll doesn't use m1!

So don't try to store it in the DPLL_FP register.

Otherwise it looks like the limits for pineview are correct: It has
it's own clock computation code, which doesn't use an offset for n
divisors, and the register value based m limits look sane enough.

v2: Rebase on top of the pineview clock refactor and fixup up the
commit message: It's m1 pnv doens't care about, not m2!

Quoting Damien's review:

  - "n can vary between 2 and 6, but we declare the 3-6 as limits.
  - "p1 seems to be able to go up to 9
  - "the m upper limit seems a bit big, but the docs are a bit shy on
    that values for pnv.

"Otherwise, the change itself seems good:"

Reviewed-by: Damien Lespiau <damien.lespiau@intel.com>
Signed-off-by: Daniel Vetter <daniel.vetter@ffwll.ch>
drivers/gpu/drm/i915/intel_display.c