drm/radeon: add clearstate init for verde power gating
authorAlex Deucher <alexander.deucher@amd.com>
Fri, 12 Apr 2013 20:48:21 +0000 (16:48 -0400)
committerAlex Deucher <alexander.deucher@amd.com>
Thu, 27 Jun 2013 23:16:31 +0000 (19:16 -0400)
Signed-off-by: Alex Deucher <alexander.deucher@amd.com>
drivers/gpu/drm/radeon/clearstate_si.h [new file with mode: 0644]
drivers/gpu/drm/radeon/si.c

diff --git a/drivers/gpu/drm/radeon/clearstate_si.h b/drivers/gpu/drm/radeon/clearstate_si.h
new file mode 100644 (file)
index 0000000..b994cb2
--- /dev/null
@@ -0,0 +1,941 @@
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+ * Copyright 2013 Advanced Micro Devices, Inc.
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+    0x00000000, // PA_CL_VPORT_XOFFSET_14
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+    0x00000000, // PA_CL_VPORT_YOFFSET_14
+    0x00000000, // PA_CL_VPORT_ZSCALE_14
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+    0x00000000, // PA_CL_VPORT_YOFFSET_15
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+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
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+    0, // HOLE
+    0, // HOLE
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+static const u32 si_SECT_CONTEXT_def_3[] =
+{
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+};
+static const u32 si_SECT_CONTEXT_def_4[] =
+{
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+    0, // HOLE
+    0, // HOLE
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+    0, // HOLE
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+    0, // HOLE
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+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
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+    0, // HOLE
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+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
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+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
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+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
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+    0x00000000, // VGT_HOS_MIN_TESS_LEVEL
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+    0x00000000, // VGT_GROUP_FIRST_DECR
+    0x00000000, // VGT_GROUP_DECR
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+    0x00000000, // VGT_GROUP_VECT_1_FMT_CNTL
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+    0x00000000, // VGT_GS_OUT_PRIM_TYPE
+    0x00000000, // IA_ENHANCE
+};
+static const u32 si_SECT_CONTEXT_def_5[] =
+{
+    0x00000000, // VGT_PRIMITIVEID_EN
+};
+static const u32 si_SECT_CONTEXT_def_6[] =
+{
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+};
+static const u32 si_SECT_CONTEXT_def_7[] =
+{
+    0x00000000, // VGT_MULTI_PRIM_IB_RESET_EN
+    0, // HOLE
+    0, // HOLE
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+    0x00000000, // VGT_INSTANCE_STEP_RATE_1
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+    0x00000000, // VGT_GSVS_RING_ITEMSIZE
+    0x00000000, // VGT_REUSE_OFF
+    0x00000000, // VGT_VTX_CNT_EN
+    0x00000000, // DB_HTILE_SURFACE
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+    0x00000000, // PA_SU_POLY_OFFSET_BACK_OFFSET
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+    0x00000000, // VGT_STRMOUT_BUFFER_CONFIG
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
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+    0x00000000, // PA_SC_CENTROID_PRIORITY_1
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+    0x00000000, // PA_SC_AA_CONFIG
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+    0x00000000, // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_3
+    0x00000000, // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_0
+    0x00000000, // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_1
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+    0x00000000, // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_0
+    0x00000000, // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_1
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+    0x00000000, // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_1
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+    0xffffffff, // PA_SC_AA_MASK_X0Y0_X1Y0
+    0xffffffff, // PA_SC_AA_MASK_X0Y1_X1Y1
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
+    0, // HOLE
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+    0x00000000, // CB_COLOR7_CLEAR_WORD1
+};
+static const struct cs_extent_def si_SECT_CONTEXT_defs[] =
+{
+    {si_SECT_CONTEXT_def_1, 0x0000a000, 212 },
+    {si_SECT_CONTEXT_def_2, 0x0000a0d8, 272 },
+    {si_SECT_CONTEXT_def_3, 0x0000a1f5, 6 },
+    {si_SECT_CONTEXT_def_4, 0x0000a200, 157 },
+    {si_SECT_CONTEXT_def_5, 0x0000a2a1, 1 },
+    {si_SECT_CONTEXT_def_6, 0x0000a2a3, 1 },
+    {si_SECT_CONTEXT_def_7, 0x0000a2a5, 233 },
+    { 0, 0, 0 }
+};
+static const struct cs_section_def si_cs_data[] = {
+    { si_SECT_CONTEXT_defs, SECT_CONTEXT },
+    { 0, SECT_NONE }
+};
index 386bbdc65cfad97bcff853a97ca9ce315a7035dc..ad77dbe1ba7bd6c5aa9c754e35c449815b2ecc5a 100644 (file)
@@ -32,6 +32,7 @@
 #include "sid.h"
 #include "atom.h"
 #include "si_blit_shaders.h"
+#include "clearstate_si.h"
 
 #define SI_PFP_UCODE_SIZE 2144
 #define SI_PM4_UCODE_SIZE 2144
@@ -4583,10 +4584,16 @@ void si_rlc_fini(struct radeon_device *rdev)
        }
 }
 
+#define RLC_CLEAR_STATE_END_MARKER          0x00000001
+
 int si_rlc_init(struct radeon_device *rdev)
 {
-       int r, i;
        volatile u32 *dst_ptr;
+       u32 dws, data, i, j, k, reg_num;
+       u32 reg_list_num, reg_list_hdr_blk_index, reg_list_blk_index;
+       u64 reg_list_mc_addr;
+       const struct cs_section_def *cs_data = si_cs_data;
+       int r;
 
        /* save restore block */
        if (rdev->rlc.save_restore_obj == NULL) {
@@ -4630,10 +4637,20 @@ int si_rlc_init(struct radeon_device *rdev)
        radeon_bo_unreserve(rdev->rlc.save_restore_obj);
 
        /* clear state block */
+       reg_list_num = 0;
+       dws = 0;
+       for (i = 0; cs_data[i].section != NULL; i++) {
+               for (j = 0; cs_data[i].section[j].extent != NULL; j++) {
+                       reg_list_num++;
+                       dws += cs_data[i].section[j].reg_count;
+               }
+       }
+       reg_list_blk_index = (3 * reg_list_num + 2);
+       dws += reg_list_blk_index;
+
        if (rdev->rlc.clear_state_obj == NULL) {
-               r = radeon_bo_create(rdev, RADEON_GPU_PAGE_SIZE, PAGE_SIZE, true,
-                                    RADEON_GEM_DOMAIN_VRAM, NULL,
-                                    &rdev->rlc.clear_state_obj);
+               r = radeon_bo_create(rdev, dws * 4, PAGE_SIZE, true,
+                                    RADEON_GEM_DOMAIN_VRAM, NULL, &rdev->rlc.clear_state_obj);
                if (r) {
                        dev_warn(rdev->dev, "(%d) create RLC c bo failed\n", r);
                        si_rlc_fini(rdev);
@@ -4647,12 +4664,53 @@ int si_rlc_init(struct radeon_device *rdev)
        }
        r = radeon_bo_pin(rdev->rlc.clear_state_obj, RADEON_GEM_DOMAIN_VRAM,
                          &rdev->rlc.clear_state_gpu_addr);
-       radeon_bo_unreserve(rdev->rlc.clear_state_obj);
        if (r) {
+
+               radeon_bo_unreserve(rdev->rlc.clear_state_obj);
                dev_warn(rdev->dev, "(%d) pin RLC c bo failed\n", r);
                si_rlc_fini(rdev);
                return r;
        }
+       r = radeon_bo_kmap(rdev->rlc.clear_state_obj, (void **)&rdev->rlc.cs_ptr);
+       if (r) {
+               dev_warn(rdev->dev, "(%d) map RLC c bo failed\n", r);
+               si_rlc_fini(rdev);
+               return r;
+       }
+       /* set up the cs buffer */
+       dst_ptr = rdev->rlc.cs_ptr;
+       reg_list_hdr_blk_index = 0;
+       reg_list_mc_addr = rdev->rlc.clear_state_gpu_addr + (reg_list_blk_index * 4);
+       data = upper_32_bits(reg_list_mc_addr);
+       dst_ptr[reg_list_hdr_blk_index] = data;
+       reg_list_hdr_blk_index++;
+       for (i = 0; cs_data[i].section != NULL; i++) {
+               for (j = 0; cs_data[i].section[j].extent != NULL; j++) {
+                       reg_num = cs_data[i].section[j].reg_count;
+                       data = reg_list_mc_addr & 0xffffffff;
+                       dst_ptr[reg_list_hdr_blk_index] = data;
+                       reg_list_hdr_blk_index++;
+
+                       data = (cs_data[i].section[j].reg_index * 4) & 0xffffffff;
+                       dst_ptr[reg_list_hdr_blk_index] = data;
+                       reg_list_hdr_blk_index++;
+
+                       data = 0x08000000 | (reg_num * 4);
+                       dst_ptr[reg_list_hdr_blk_index] = data;
+                       reg_list_hdr_blk_index++;
+
+                       for (k = 0; k < reg_num; k++) {
+                               data = cs_data[i].section[j].extent[k];
+                               dst_ptr[reg_list_blk_index + k] = data;
+                       }
+                       reg_list_mc_addr += reg_num * 4;
+                       reg_list_blk_index += reg_num;
+               }
+       }
+       dst_ptr[reg_list_hdr_blk_index] = RLC_CLEAR_STATE_END_MARKER;
+
+       radeon_bo_kunmap(rdev->rlc.clear_state_obj);
+       radeon_bo_unreserve(rdev->rlc.clear_state_obj);
 
        return 0;
 }